本文对处理器内部模块的两大类模块——运算模块和存储模块,分别进行了电路级传输特性的数学解析建模及数值试验的精度实验和延时性质实验,以利用该解析模型设计模块电路细节。对运算模块逻辑信号的传输使用了从HSPICE和厂商器件模型提取的所需关键数据,并进行运算求得延时数据矩阵,此数据矩阵既可对节点电压信号进行波形形态的求解,也可体现该电路节点的延时特性,其可用于静态时序分析,为优化逻辑电路细节结构提供参考。以镜像全加器进位链为例计算,得到在关键电压摆幅区间,MATLAB仿真实验和HSPICE实验得到的关键时间常数均在10ps左右。较半定制标准单元延时表,该延时参数矩阵包含下一级负载信息。对存储阵列,本文提出了一种基于拉氏变换的传输线模型,此模型可以使用二阶以上频域传输函数进行多次迭代,并引入了线上信号和和输入激励信号之间的电压差进行时域求解。该电压差在时域范围内随时间增长趋近于零,因此可以使用计算机辅助计算离散卷积来仿真连续卷积并进行高次迭代。本模型可适用于大规模存储阵列线上延时特性的分析。与传统Elmore模型相比,本模型的数学特性更接近于物理分析和HSIPCE模拟结果,与HSPICE实验比较,在不同摆幅和时间,精度在67.8%~98.1%之间。