随着集成电路工艺的不断发展,在同一个芯片上集成的晶体管数目增加。但是受到复杂度与功耗等因素的影响,传统的超标量处理器已经不能很好地利用不断增长的晶体管资源,片上多核处理器结构成为微处理器发展的一种必然选择。多核芯片上处理器数目的增多,势必加大了对主存储器访问需求,但受到芯片引脚和带宽的限制,处理器的“存储墙”问题继续加重。为了缓解上述问题,芯片内高速缓存(Cache)的容量不断增大,结构也更加复杂。设计出高效的Cache管理策略,对提高微处理器性能有着重大意义。同时,随着多核处理器的普及,软件设计模式也由传统的串行模式向面向高性能的并行多线程转变。本文基于多线程应用环境,以Cache的性能优化研究为目的,提出了一种基于私有末级Cache(LLC:Last Level Cache)的性能优化算法及面向共享LLC的替换算法。本文的主要工作成果如下:(1)在多核处理器LLC为私有结构的基础上,提出了一种面向多线程应用的末级私有Cache优化算法MAOPL。针对多线程应用中存在共享数据被复制到多个私有Cache体的情况,本文建立Cache数据信息缓冲表硬件,将共享数据信息存储至缓冲表,然后修改Cache失效后的读取机制,实现了数据在Cache间传输。每次末级Cache失效后先查找缓冲表,若命中则通过总线将数据从相邻Cache体传入本地Cache体,若不命中则向下级存储器请求数据。实验表明,MAOPL能够有效地降低Cache的失效开销。(2)提出了一种面向多线程应用的Cache替换算法RAMTA,该算法主要应用于多核处理器共享LLC结构。由于多线程应用中共享/私有数据的访问差异,本文通过硬件记录数据访问类别的方式,对不同类型的数据采用不同的插入或提升策略。实验表明,RAMTA算法对多线程应用具有较好的优化效果,能够有效降低末级Cache的失效率。本文采用MARSS模拟器作为实验平台,基于PARSEC测试程序进行仿真验证,实验结果与理论推导相符合,本设计具有一定的创新性和实用性。