位于兰州的重离子加速器HIRFL工作至今已有30年,为了进一步提升我国在重离子物理方面的研究实力,物理学家计划在CSR平台上建立一个大型科研仪器-低温高密核物质测量谱仪（CSR External-target Experiment,简称CEE）。建成后此谱仪将是我国第一台运行于GeV能区的、自主研制的大型核物理实验装置。其主要的科学功能是实现GeV能区重离子碰撞中次级粒子的全空间测量,为量子色动力学（QCD）和核反应动力学等研究提供数据。Topmetal-CEE是一款具有抗辐照能力的硅像素芯片,其顶层金属开窗用来收集电荷。它被放置于CEE入射束流的前端,用于探测束流的位置信息和时间信息。为了将Topmetal-CEE前端数据快速读出,片上模拟转换器（ADC）必不可少,同时为了满足探测器低功耗的要求,片上ADC应同时具备低功耗和高转换速率的要求。因此,本文基于Topmetal-CEE项目,采用国产华虹宏力GSMC 130 nm工艺,设计了一款混合型架构的12 bit 20MS/s ADC,即Pipelined SARADC,本文的主要研究工作及设计难点如下:（1）为了满足20MS/s的采样率以及低功耗要求,本文分析了 Pipelined SAR ADC工作时序,确定了采用两级流水级。同时为了优化单级流水级的精度来保证低功耗,利用Matlab建模分析了电容阵列、动态比较器、闭环运算放大器和SAR控制逻辑电路的功耗,当第一级流水级的分辨率为6 bit,ADC的功耗较低。然后基于Verilog-A设计了 Pipelined SARADC宏模型,确定了运算放大器开环增益、单位增益带宽以及其他电路的设计指标。（2）为了避免Pipelined SARADC中非理想因素导致其性能显著下降,本文分析了 SARADC电容阵列和余差运算放大器的热噪声,得到满足分辨率要求的采样电容为278fF;在采样处为了提高线性度,采用了栅压自举开关,对其单独进行频谱分析,有效位数为12.67 bit,在余差放大电路中使用了 CMOS开关减小面积和功耗;为了避免比较器失调导致的失码,流水级之间采用了 2 bit冗余,通过数字校准算法进行校准;SARADC的精度越高,要求单位电容的失配越小,本文分析了避免由于电容失配导致ADC精度下降所需的最小单位电容为20fF;由于运算放大器的增益和带宽有限,推导出满足需求的开环增益为84.4dB,单位增益带宽为1.103GHz。（3）在SARADC中,对于电荷重分配的电容阵列,其开关切换策略是动态功耗的主要来源。本文通过对比传统的开关策略和单调开关策略的功耗,最终采用了基于单调开关的新型开关切换策略,同时设计了对应的异步控制逻辑电路,提高ADC的工作速度。本文6bit SARADC消耗的平均动态能量为48pJ,8 bit SARADC消耗的平均动态能量为80.64pJ,由于其开关切换时只有单边的电压变化,其动态功耗相比于传统方式减少了 95%,单位电容个数减小了 4倍。（4）为了满足Pipelined SARADC中运算放大器高增益以及大带宽的需求,本文设计了基于折叠式共源共栅的全差分输出增益增强型运算放大器。其中辅助运放采用全差分共源放大级来降低功耗,偏置电路采用了宽摆幅结构来满足运放工艺角的要求,同时仅需一个开关电容共模反馈就能稳定三个放大器的工作点。在1.28pF的负载电容下,增益为93.7dB,单位增益带宽为1.34GHz,等效输入噪声140μV/（?）。高增益和高带宽的运放是整个Pipelined SAR ADC功耗的主要来源,其静态功耗为18.74mW。本文基于国产工艺的Pipelined SAR ADC设计已经完成,版图的面积为426.39μm*567.255μm。后仿真结果表明,在 20MS/s 的采样率下,Pipelined SAR ADC的有效位数ENOB可达10.19 bit,信噪比SNR为65.1dB,无杂散动态范围SFDR为69.9dB,信噪失真比SNDR为63.1dB,总谐波失真THD为-67.4dB,整个ADC 的总功耗为 23.44mW。和 Topmetal-CEE 第一款芯片中 20MS/s 的 Pipelined ADC相比,有效位相当,功耗降低了约56mW,基本满足硅像素芯片数字化读出的需求。