随着大规模集成电路的迅速发展,器件的横向和纵向尺寸不断缩小。根据半导体工业协会(SIA)公布的信息,当器件的特征尺寸为0.18μm 时,其结深应为54 ±18nm;而对于0.1μm 的器件,其结深应为30 ±10nm。结的位置和与其相关的杂质分布会逐渐成为集成电路制造工艺的瓶颈。因此,超浅结的制备技术及其相关的工艺模拟的研究对超深亚微米集成电路的发展有重要的意义。在集成电路制造过程中,p-n 结一般是离子注入来实现的。用退火工艺来修复离子注入对半导体材料造成的损伤时,会造成杂质在退火初期的异常扩散现象,造成结深加宽,为了得到浅结,常使用低温热退火工艺,但这种方法容易降低对杂质的激活率。杂质原子与缺陷的互相作用是一个复杂的过程,多种作用机制并存,实验数据分析较为困难。为避开这种困难,我们采用硅离子自注入的方法在均匀掺杂的P 型衬底上产生缺陷,这样可克服由于注入杂质分布不均匀造成的数据分析困难。通过分析缺陷在退火过程中的变化以及它对杂质原子扩散的影响来解释杂质的异常分布现象。分析发现缺陷随退火时间呈指数变化,变化的时间常数与RP 缺陷对间隙原子束缚能的大小有关,提出RP 缺陷对间隙原子的束缚能为2.41eV。该模型在模拟硼杂质随退火时间的分布时,得到缺陷的分布与硼原子的分布变化趋势一致,且变化的时间常数相近,说明杂质原子在退火中析出离子注入所产生的缺陷,从而导致离子注入杂质激活率降低并出现硼峰。该方法能有效地解释硼杂质在退火中的异常分布现象。通过计算机辅助设计来预测和设计工艺是十分必要和重要的,针对超浅结工艺关键技术超低能离子注入及退火,需要有更精确、更简单的工艺模型。本文在研究缺陷影响杂质分布的基础上建立了缺陷的演化模型和硼到Rp缺陷的析出模型,研究了硼原子的析出机理,解释了退火过程中出现的低于固溶度的非活性硼峰,并得到了一组能够使模拟与实验结果较好吻合的拟和参数。该模型简单且所有参数均可测量得到,为超浅结工艺模拟提供了一个新方法。