随着集成电路设计与航天技术的飞速发展,航天级系统集成芯片技术受到普遍重视,由于此类芯片应用环境特殊,设计与测试问题复杂,测试要求也越来越高。提高运行在辐射环境中芯片的可测性与可靠性成为了近年的研究热点。本文以航天设备运行的空间辐射环境所产生的辐射效应为研究对象,针对辐射效应对半导体器件造成不同程度影响这一现象,在电路级采用DICE单元与C单元结合结构,版图级采用保护环结构的加固技术。依据SMIC 0.18μm工艺的物理设计准则,完成扫描测试D-触发器单元的加固设计,验证该单元抗辐射能力。参照商用SMIC 0.18μm工艺标准单元结构组成,进行扫描D-触发器单元物理和时序信息的提取,完成该单元抗辐射标准单元库的建立,使其可用于抗辐射加固So C芯片的可测性设计中。针对ARM-Cortex-M3抗辐射加固So C芯片的特殊性,对So C芯片逻辑功能部分采用扫描测试设计。并在传统扫描结构基础上进行优化,采用一种压缩扫描测试方法,比较两种方法的测试覆盖率和测试时间。So C芯片中嵌入式SRAM进行MBIST测试结构设计,从减少测试时间和减少功率两方面,采用能够覆盖大多常见存储器故障模型的March C+算法,仿真结果表明应用于MBIST设计中March C+算法的正确性,使得SRAM具有自测试功能。