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随着工艺尺寸的缩小,纳米级工艺中引入了各类版图邻近效应,这些版图邻近效应已经成为引起芯片内部波动的重要因素,这些效应将会影响载流子迁移率以及器件的阈值电压,进而导致器件性能发生改变,也会使得电路的性能也发生改变。如何更好地处理版图效应,已经成为纳米级工艺中不可回避的问题,因此在器件和电路设计中就必须考虑邻近效应的影响。本文对40nm相同器件不同版图邻近因子的器件性能进行了研究,并对电路中关键器件的版图邻近效应对电路的影响做了研究与分析,为器件的建模和纳米级电路设计及改进提供了相关依据。本文是基于SMIC40nm工艺来研究版图邻近效应对器件和电路性能的影响,针对不同的版图邻近因子进行测试结构设计和流片,器件组版图效应的测试结构设计主要包括STI应力组、STIW应力组、dummy gate组以及接触孔效应组四组测试结构,并对流片结果进行分析和说明,对器件的测试结果表明版图周围的环境及其布局的改变均会影响MOS器件的性能,由此得到阈值电压和饱和电流随不同版图邻近因子的变化趋势,并对其做出了分析和解释。随后进一步在电路中研究了关键器件的版图邻近效应对电路性能的影响,对不同反相器的布局进行了研究,研究发现在反相器的布局中增大NMOS器件的SA/SB参数且dummy gate的数目为3时,这种布局得到的功率延时积最小;针对比较器电路研究了电路中的关键器件NMOS差分对对电路的影响,仿真结果表明,比较器中关键器件的版图邻近效应在一定程度上会改变电路的性能;针对稳压器电路研究了PMOS差分对和NMOS电流镜的版图邻近效应对电路的影响,并对稳压器电路进行实际流片和探针测试,测试结果表明,稳压器的输出电压和偏置电压随着版图参数的不同而不同,且在SC越大时,测试结果越靠近仿真结果,SA/SB越大时,电压越稳定。所以实际电路中,在不影响面积的情况下,通过适当提高NMOS器件的SA/SB的值来提高电路的性能,且关键器件的阱尽量距离沟道较远。