论文部分内容阅读
目前,数据转换器(ADC/DAC)向着高速、高精度的方向发展,芯片千兆比特每秒(Gbps)的数据传输速率,对接口技术的要求越来越高。早期ADC/DAC数据的输入和输出端口通常采用并行传输技术,如CMOS接口和LVDS接口。但是并行传输技术已经开始满足不了现在高速ADC/DAC对数据传输速率的要求,因此,JEDEC固态技术协会制定了一款高速串行接口标准JESD204B。虽然该接口标准经过十几年的发展,采用该接口的ADC/DAC已经广泛应用在各领域,但是由于其技术标准复杂、链路延迟较高且硬件实现难度大,不利于该接口技术在军事、医疗、电子对抗和航空航天等特殊领域的应用。为解决这一问题,英国E2V公司制定并发布了一款新的高速串行接口标准—ESIstream(Efficient Serial Interface,高效串行接口)协议。采用该标准设计的接口,具有电路结构简单、低链路延迟、数据传输效率更高等优点。在对ESIstream协议深入研究的基础上,本文采用65nm CMOS技术设计实现了一款基于ESIstream协议的收发端电路。该接口电路的单通道数据传输速率为6.4Gbps,支持确定性延迟和多通道同步。本文首先介绍了数据转换器常用的接口技术,并分析了ESIstream接口相对于传统接口技术的优势及发展前景。接着对ESIstream协议内容进行了详细的解析,主要包括14B/16B编解码技术、加解扰技术、链路同步技术、多通道同步技术和确定性延迟技术。在深入理解了ESIstream协议规范的基础上,提出了一种适用于14位ADC/DAC协议层收发端电路的实现方法。电路采用14B/16B编解码算法降低数字电路设计的复杂度,将有效数据率提高到87.5%。加解扰器中LFSR采用斐波纳契结构和多项式(317+(33+1并行设计,相较串行设计降低了LFSR的工作时钟频率。最终设计的电路在Modelsim上完成接收端与发送端的功能验证,并在Design Compler平台采用TSMC 65nm工艺对电路进行综合,结果显示,在满足各项约束条件下电路在400MHz下可以正常工作,可达到单通道6.4Gbps的传输速度。