Verilog门级网表解析器

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在EDA设计流程中,逻辑综合能够将以硬件描述语言描述的逻辑设计转化为硬件电路的门级网表文件。逻辑综合工具一般可生成EDIF、VHDL或者Verilog等格式的网表文件。其中Verilog是前端功能设计中使用最为广泛的硬件描述语言,作为它的子集的Verilog门级网表文件也有着非常广泛的应用。本文详细介绍了Verilog门级网表的概念以及解析工具的实现方法。并基于该解析器,进一步提出了一些对网表处理的新方法以及对外部工具使用的新的接口机制。解析器对未定义模块的黑盒支持可以帮助处理在设计流程中使用的外部库的问题。网表的层次化和扁平化处理可以对网表进行层次和扁平性上的转换,从而有益网表的使用。解析器中的回调机制可以提供第三方工具访问更为友好和便利的接口。
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