网络处理器中的混合加解密电路模块设计

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近年来,随着云计算、移动互联网和物联网等通讯技术的快速发展,网络通讯数据量呈爆发式增长,网络安全问题也日益凸显。针对多种网络安全协议设计的高速网络处理器满足了高速安全通信网的需求。混合密码体制结合了公钥密码算法和对称密码算法的优点,并已被应用于多种重要网络安全协议中。本文针对网络处理器的应用环境,设计了基于对称密码算法高级加密标准(Advanced Encryption Standard,AES)和公钥密码算法RSA(Rivest Shamir Adleman)的混合加解密模块。本文首先分析了混合加解密体制,得出AES和RSA混合密码算法中AES密钥扩展、AES加解密和RSA加解密三种运算可以分时完成,这有利于对三种运算进行逻辑复用。然后,总结归纳了AES和RSA两种算法电路的相似逻辑,设计了可配置运算单元,其内部包含可配置的乘法、加法、S盒替代、移位以及互联网络等运算子单元。通过配置各运算子单元,可以在同一套电路中实现AES密钥扩展、AES加解密和RSA加解密的运算,从而节约了电路面积。同时,在运算单元外部搭建单独针对AES密钥扩展、AES加解密和RSA加解密三种模式的专用控制电路,使得模式切换比较快捷。本文完成了混合加解密模块的寄存器传输级(Register Transfer Level,RTL)电路代码设计,并搭建仿真测试平台进行功能仿真,然后使用现场可编程门阵列(Field Programmable Gate Array,FPGA)平台对设计的电路进行了板级验证,证明了本模块能够根据网络处理器的配置正确实现AES和RSA加解密任务。最后,本文使用SMIC65nm工艺库,对本模块进行了逻辑综合。在时钟约束为250MHz的情况下,本模块面积为263480μm2,AES加解密吞吐率为2.56Gbps,RSA加解密吞吐率为134.1Kbps,本模块面积较小且算法切换快捷,满足网络处理器的性能要求和接口规范,适用于网络处理器的应用环境。
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