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FPGA具有出色的现场可编程和通用灵活性,因此被广泛用于国防装备、民用通信、消费类电子产品、汽车、医疗等领域。然而,随着半导体工艺技术的发展,节点电容和电源电压的减小加剧了软错误对FPGA的影响。高能带电粒子入射SRAM单元敏感节点发生单粒子翻转会引起基于SRAM的FPGA的存储单元配置信息变化,进而导致用户电路软错误。由于基于SRAM的FPGA中大部分的配置位用于控制芯片的互连资源结构,如果不使用减缓单粒子翻转的措施,则FPGA互连资源容易发生软错误。统计数据表明,单粒子翻转引发的互连资源软错误次数约占单粒子翻转引起FPGA软错误总次数的80%。FPGA开发包含了硬件结构设计以及配套的开发环境设计两部分。本文分别从SRAM的单元结构和开发环境CAD流程中的布线模块出发寻求提升基于SRAM的FPGA芯片中互连资源的抗软错误方法。在基于SRAM的FPGA内,SRAM单元存放着FPGA的配置数据,因此增强SRAM的抗软错误性能是提升FPGA可靠性的最有效方式之一。本文提出了一种具有良好抗软错误性能的SRAM单元结构——8T-SRAM,并采用工业级65nm CMOS工艺库对6T-SRAM、ASRAMO以及8T-SRAM单元的读／写速度、漏电功耗以及抗软错误性能进行了SPICE仿真。仿真结果表明8T-SRAM结构抗软错误性能比传统的6T-SRAM以及ASRAMO更好,其软错误率比6T-SRAM结构减少了44.20%。同时,本文对FPGA开发系统CAD流程的布线模块进行研究,并对单粒子翻转引起的FPGA互连错误类型展开分析。在此基础上,本文在经典的VPR布通率驱动布线算法的基础上提出了抗软错误布线算法——SD-Route。本文在复旦大学自主研发的FPGA开发系统FDE2010流程中实现了SD-Route抗软错误布线模块,并在自主研发的FDP3芯片上进行了错误注入的软错误率测试。经测试验证,使用SD-Route抗软错误布线算法完成布线比VPR布通率驱动布线的软错误发生率降低约20.02%。