随着电子器件的工作速度越来越快,它们所引起的电磁干扰(EMI)的危害也越来越大。为了消除EMI,人们采取了很多方法,例如时钟信号采用低电压的差分时钟对,交错排列高频信号接口,版图设计时采纳特殊技术,以及应用展频时钟技术。在这些方法中,展频时钟技术能够消除更高次谐波的能量,从而能更有效地消弱EMI。除此之外展频时钟还能减少系统成本、缩短产品面市时间,更满足当前商业的需要。本文完成设计了一款800MHz频率,15dB的EMI衰减的展频锁相环。输出时钟满足了LPDDR3时序的要求。在matlab中搭建行为级模型,实现各个模块的线性模型,完成整个系统的功能验证。推导整个锁相环的传输函数,明确带宽、相位裕度等关键指标与电荷泵充放电流、振荡器增益、滤波器参数等部件之间的关系。对鉴频鉴相器的防死区脉冲的脉冲宽度进行优化,从电源抑制入手改善了压控振荡器的相位噪声表现,并深入分析了振荡器增益的取值会带来哪些影响,对其完善。针对展频锁相环环路带宽较窄,正常工作时达成锁定消耗时间较多的特点,自行设计改良了快速锁定模块。设计的高速同步分频器,对限制工作速度的关键逻辑节点重点设计,使分频器能够工作在1.04GHz左右的频率,为锁相环的正常工作留下30%的余量.本文采用的工艺是90 nm高压CMOS工艺,对锁相环完成了在各种环境下的仿真,展频和非展频工作状态都完成了验证,锁相环能够正常输出800MHz的,具有15dB的EMI衰减的时钟信号,展频情况下仿真得到cycle to cycle jitter的峰峰值为58ps,均方根值为25ps,达到了论文设立时的目标。