随着集成电路设计技术的不断发展,集成电路工艺水平的不断提高以及消费类电子市场的强烈需求,高性能的系统芯片(SoC)应运而生。而片上微处理器和片外存储器之间的速度差异越来越大,日趋成为制约SoC芯片性能的一个瓶颈。解决这个问题的有效方法就是在微处理器和和主存之间加入一个容量小但速度快的高速缓存(Cache)。东南大学国家专用集成电路系统工程技术研究中心采用全定制的方式,自主研发设计了高速缓存(Cache)、存储管理单元(MMU)和写缓冲电路。投入巨大精力设计的Cache/MMU电路以IP硬核提供给其他用户,必须建立完善的EDA模型。本文的主要内容分为两个方面:一是研究时序建模方案,使用SPICE网表进行动态仿真,为全定制设计的Cache/MMU电路建立时序模型,为综合和静态时序分析提供时序信息。另一方面,深入研究Cache、MMU和写缓冲的结构,结合全定制设计的电路,为Cache/MMU和写缓冲建立行为级描述的功能模型。使用功能模型进行仿真,可以大大提供仿真速度,进行更全面的仿真验证。同时,功能模型的建立还为进一步探索和改进Cache的结构,以更好的发挥处理器的性能提供了可能性。根据论文提供时序模型,将Cache/MMU整合到系统芯片Garfield中,采用0.18?m工艺到SMIC流片。经过测试,可以正确实现各种功能,Cache和MMU均可正常工作。以计算圆周率?的测试程序测试芯片的最高工作频率,程序放在SDRAM中运行时,CPU的工作频率最高可以为98MHz;而放在片上eSRAM中运行时,Cache不打开的情况下,最高可达到150MHz以上;Cache打开的情况下,最高可达到104MHz。功能模型通过VCS仿真调试,可以正确的执行内存保护、Cache替换、Cache刷新、TLB刷新等功能测试程序,以及计算圆周率?的测试程序。对于大小为2.4K字节,需要1888个指令周期的测试程序,用网表进行仿真,需要10天;而用功能模型进行仿真时,仅需要5分钟,仿真速度大大提高。