模数转换器的高速高精度化一直是人们的不懈追求。作为模拟域和数字域的沟通桥梁,模数转换器的性能提高一直面临许多挑战。在高速信号处理领域,工艺等因素极大程度的限制了模数转换器的转换速率。所以人们开始探索时域交织结构的实现方式。该结构可使ADC采样率成倍提高,因此迅速得到了广泛应用。然而时域交织的结构中各个子通道的性能存在失配,这些失配对系统的性能产生了严重影响。因此准确高效的校准时域交织ADC的失配误差变的尤为重要。而随着数字电路集成度的逐渐提升,时域交织ADC的数字后台校准技术已成为学术和工业界的研究热点。本文阐述了目前时域交织ADC的发展现状,并分析了时域交织ADC的主要误差源。首先建立了误差失配模型。然后通过对时域交织ADC子通道失配模型(偏置失配、增益失配、采样时间失配)的分析,设计了一个基于LMS-FIR和差值滤波器的四通道时域交织ADC数字后台校准算法。使用LMS校准算法迭代收敛迅速,能够大幅减少失配误差造成的性能损失。本文通过MATLAB平台对算法进行了性能仿真。采样系统输入信号频率为12.55MHz,系统采样频率为800MHz,单通道采样频率为200MHz。以此为模型对校准前后输出信号进行频域分析。从校准前后的频谱图对比可以看出,校准之后输出信号的全局噪声显著减少,性能显著提升。其信噪比SNR提升了33.17dB,有效位数ENOB提升了5.51位。对算法进行RTL编写后进行Modelsim仿真,校准前后其输出信号的SNR提升了33.05dB,有效位数ENOB提升了5.49位。最后,使用SMIC 0.18μm 1P6M工艺库对电路进行综合和后端物理实现,综合后时序单元和组合逻辑的面积约为202117μm~2。芯片预估的总面积约为3337293μm~2。总的动态功耗约为49.4964mW,其中内部功耗占到了92%,开关功耗占8%,而泄漏电流引起的静态功耗只有约3.9597μW。APR物理实现后芯片大小为510×510μm~2。最后进行版图物理验证和时序验证,准确验证了设计的数字校准模块的逻辑正确性、物理实现合理性和时序收敛性。