本文首先对频率合成器的研究背景以及发展现状进行了介绍,随着通信技术和测量仪器技术的发展,对于频率合成器的要求越来越高。本文基于系统指标要求,进行了频率合成器的方案设计。通常的低相位噪声系统都是基于锁相环频率合成结构进行设计的,但锁相环有着频率切换速度慢、频率分辨率低的缺憾;而DDS则具有捷变频、频率分辨率高的优势。本文旨在结合锁相环和DDS二者的优点,通过对比常用的多环频率合成方案、混频频率合成方案、PLL+DDS混合频率合成方案,最终确定了PLL激励DDS结构作为最终方案进行结构设计。本文内容主要分为低相位噪声的锁相环路设计和DDS杂散信号抑制两个部分。本文通过分别对不同结构的锁相环相位噪声进行模块化分析,并着重对环路滤波器对相位噪声的影响进行了分析,发现环路滤波器对过渡带内振荡器的相位噪声抑制作用并不高,对于高相位噪声指标要求的系统振荡器的噪声将会对输出造成影响。本文结合自动控制原理中的并联矫正结构,设计了一种嵌套型锁相环结构,该结构能够增强环路滤波器对于带内相位噪声的抑制作用。最终通过硬件电路的实现,研制出了在6GHz频点处相位噪声能够达到-113.22dBc/Hz@1kHz、-125.91dBc/Hz@10kHz的参考信号源。本文基于DDS杂散产生原理中相位截断杂散的分析,结合正弦压缩查找表和Sunderland等杂散抑制方法,对现有方法进行了一次改进,提出了一种新的相位截断杂散抑制方法。在完成新方法理论证明后,在MATLAB平台上进行了DDS模型的搭建,并对新方法进行了仿真验证。新方法对于DDS杂散抑制能够满足70dBc的系统要求。