并行乘法累加器(Multiplier Accumulator)是北京美新华微电子技术有限公司研发的一款24位定点DSP(CMOS05DSP24)中的主要功能单元。电路采用逆向设计方法,无锡上华0.6μm CMOS工艺技术。本论文的主要任务是在并行乘法器的原版图电路提取之后,对电路进行分块整理,原理仿真。并行乘法累加器(MAC)有三个主要部分:部分积产生器(Booth Encode unit),加法阵列模块(Mult unit)和进位传输加法器(ACC unit)。部分积产生器的功能是根据输入的操作数产生部分积;加法阵列块完成对部分积的归约;进位传输加法器是将所有的部分积相加产生2n位的结果,是为了生成最终结果。 部分积产生器主要采用Booth Ⅱ型算法,大大减少了乘法累加操作中产生的部分积数目,从而提高整个乘法累加器的运算速度;加法阵列模块采用CSA阵列加法器,和Wallace Tree结构,减少了大量部分积相加时所产生的传输延迟,优化了部分积的累加过程,提高了整体运算速度;进位传输加法器用来完成整个MAC单元的最后一级累加运算,采用分段进位方式,提高最后一级的运算速度。 本论文在完成对电路的整理与分析之后,使用Hsim仿真器对整个电路进行仿真。根据MAC单元的20条程序指令编写Hsim测试文件。仿真测试证明,在40MIPS的工作状态下,整个乘法累加器单元功能正确。