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在目前的系统级芯片(SoC)设计与实现中,验证工作平均要占到整个设计工作量的60%～80%,随着设计复杂度的提高,验证复杂性及工作量还会进一步提升。验证已经成为SoC设计过程中最耗时耗力的一项工作,为了缩短产品上市时间,提高验证效率,对SoC的验证提出了更高的要求,基于现场可编程门阵列(FPGA)的原型验证为SoC验证提供了一种方法,并凭借其优势成为SoC设计及实现中常用的验证手段。本文主要采用软硬件结合的方法,针对脉冲多普勒(PD)雷达信号处理器中的数字下变频(DDC)和脉冲压缩(PC)模块进行验证,为雷达信号处理器的SoC实现提供指导性意见,主要工作如下：1、根据项目中的雷达系统指标计算出雷达信号处理各个模块的主要性能参数要求,制定出DDC和PC的设计和验证方案。2、根据雷达信号处理灵活性的要求,结合DDC基本理论和有限状态机技术,设计出滤波系数、滤波阶数和抽取倍数可配置的DDC,其中抽取倍数1～7可配置,滤波阶数7～31可配置。PC分别由预处理模块、输入选择模块、快速傅里叶变换(FFT)处理模块、输出模块、匹配滤波模块和截位模块构成,采用单路径延迟反馈(SDF)结构的双输入输出FFT处理器实现其中的FFT处理模块,完成其寄存器传输级(RTL)代码设计。3、对所设计DDC和PC的代码进行修改,并保证代码修改前后功能一致,在Xilinx公司的Zynq XC7Z020-1CLG484C上实现其原型。对于DDC,首先,用modelsim验证了其奇偶模块功能、配置阶数分别为15和31的FIR模块功能以及1-7倍抽取功能；其次,以滤波阶数为31、抽取倍数为8的DDC为例,采用线性调频信号作为输入,给出MATLAB仿真结果、modelsim仿真结果和FPGA运行结果,通过这三者的比对验证其功能。对于PC,FFT模块是其关键模块,整体PC的性能和面积均取决于此,首先,以4096点FFT为例,把MATLAB的计算结果和FPGA实际运行结果作比对,分析误差后得出其功能正确。其次,对PC在MMATLA B平台上进行仿真,并在ZedBoard开发板上对设计进行验证,将FPGA上运行的结果与Matlab仿真结果进行对比。最后,给出了三种情形下的脉压结果,都证明了功能的正确性并且对其在FPGA上实现的性能和资源占用情况作出了说明。