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随着硅CMOS集成电路工艺开始进入纳米级阶段,集成器件和金属互连线的尺寸不断减小,电流密度以及金属互连线的层数进一步增加,金属互连线热问题已经成为高性能集成电路时的主要考虑因素。过高的互连线温度和不均匀的互连线温度分布会影响电路的时序和芯片的性能及可靠性,对于纳米级系统芯片复杂的互连网络,电容和电感寄生效应日益突出,集成电路工艺参数的变化对互连线信号完整性的影响越来越大,有必要综合考虑多层互连布局布线和互连线自热效应对延时及串扰的影响。本文首先研究和分析了互连线技术的进展和趋势,对互连线参数的提取及互连线的建模进行了分析研究,并对65nm CMOS工艺下的各个不同类型互连线进行了寄生参数提取分析。基于单根互连线的温度分布模型,并根据多层互连线实际的温度分布情况,提出了一种纳米级多层互连线温度分布解析模型,获得了65nm CMOS工艺下十层Cu互连线的温度分布。基于所提出的多层互连线温度分布模型,同时考虑耦合电容和耦合电感提出了一种考虑温度分布效应的互连RLC串扰解析模型。基于65nm CMOS工艺互连参数,对不同的互连耦合尺寸下的分布式RLC串扰解析模型和Hspice仿真结果进行了比较,误差绝对值都小于6.5%。最后,基于集成电路多层互连线温度分布模型和RLC互连延时模型,结合数值分析方法,提出了一种考虑多层互连线温度分布的RLC互连延时模型,该解析模型综合考虑了多层互连线的布线构造、通孔传热和通孔自热效应对互连延时的影响,更接近实际情况。基于65nm CMOS工艺参数的全局互连线的验证结果表明,该解析模型的延时误差小于6%,具有很高的精度,能应用于纳米级CMOS系统芯片的计算机辅助设计。