随着工艺的发展和集成电路规模的扩大,功耗已成为集成电路设计中的一个十分关键的问题,传统的低功耗设计主要围绕正常工作状态时动态功耗的估计和优化展开。测试技术是IC设计的重要环节,而在测试期间,电路有较多的跳变从而产生更多的功耗,进而会影响被测器件的可靠性和产品的成品率,低功耗测试日益成为研究的热点。本文主要研究测试功耗的评估和优化以及与之相关的问题。针对上述问题,本文主要开展了以下三方面的工作:波形模拟和故障模拟。基于布尔过程的组合波形模拟器不仅能用于逻辑功能的模拟,而且能反映电路定时信息的波形模拟,其具有精度高、快速、门级、数量化的优点。基于该波形模拟器,使用被称为UMCF的中间电路格式,本文进一步建立了故障模拟器,使所实现的并行故障模拟器具有速度快,代码量少等特点。扫描链功耗估计与优化。针对广泛使用的扫描测试技术,提出了一种基于概率分析的扫描链动态功耗模型。该模型可用于测试功耗的快速估计,并可进一步用于测试功耗优化。扫描测试期间功耗主要来自测试向量移入、移出扫描链时引起的功耗及在扫描测试期间的组合电路部分消耗的功耗。本文利用概率统计的方法对扫描测试功耗建模进行测试功耗估计,并与传统的模拟方法进行了比较,在不降低精确度的情况下,估计速度得到极大提升。并在此基础上通过测试向量和扫描单元排序方法来降低扫描测试功耗,取得很好的效果。低功耗BIST技术。低功耗BIST是低功耗测试领域较热门的研究方向,各种方案的面积开销、测试效率和功耗也不同,本文就当前研究现状进行了深入分析和详细分类。并就各种情况下的应用提供了解决方案。