随着集成电路的不断发展,芯片上可集成的IP核数量越来越多,传统So C总线的有限地址空间分配、时间串行、单一时钟等特点会带来系统的可扩展性差、通信效率低、功耗面积大等问题。片上网络(No C)的出现有效解决了So C上存在的诸多问题,其网络连线、并行通信、全局异步局部同步机制等特点既体现了较强的可扩展性,又能有效提高通信效率、扩大带宽和降低功耗。然而,随着No C系统的扩大,路由器间互连线的数量急剧增加,由寄生大电容引起的互连功耗占整个芯片功耗的比重也越来越大,且严重影响了芯片的通信速率。因此,高速低功耗互连设计成为No C通信的一个关键技术。互连线寄生电容主要由对地电容和线间耦合电容组成,随着深亚微米及纳米时代的到来,线间耦合电容已逐渐超过对地电容成为主导,其带来的功耗、延时、串扰等问题成为芯片发展的瓶颈,因此必须采取措施减小线间耦合电容的影响。本文通过优化互连尺寸来减小耦合电容,互连层采用SMIC 0.13μm CMOS工艺M4金属层,互连长度为2mm,根据互连结构模型,通过Matlab分析其功耗和延时并设计出合适的互连尺寸,为低摆幅技术和低功耗编码技术研究的展开做铺垫。本文针对低摆幅技术设计了一种基于电荷分享的电容型低摆幅发送器(CCS),将电容预加重型电路和电荷分享型电路结合,使得信号在0→1跳变时无需从VDD获取能量,从而使互连线动态功耗直接减半,同时也继承了电容预加重型电路的高带宽优点。在互连接收端,利用AC耦合电阻反馈反相器(CRFI)将信号偏置至VDD/2附近并转换为RZ脉冲信号,最后通过迟滞接收器将信号还原为全摆幅。仿真结果表明,CCS结构能达到的数据传输率为9Gb/s,功耗仅为56.4f J/b/ch,整体收发器能达到的数据传输率为7Gb/s,功耗仅为90.8f J/b/ch。本文针对低功耗编码技术设计了一种GMP编码,首先将Green编码进行改进得到GM编码,其次利用相位差技术去除冗余标志位,并在互连接收端设计了一种适用于该编码的相位检测器来区分编码和未编码数据,最后通过解码器恢复数据。结构中还加入了并串/串并转换电路,减少了互连线数量以降低功耗和节省面积。仿真结果表明,对于32bit随机数据源和多组SPEC95/2000 CINT基准源,GMP编码将互连线功耗分别降低了36.6%和21.5%~28.2%。本文最后将CCS电路和GMP编码相结合进行No C互连设计,用CCS电路降低信号摆幅和提高带宽,用GMP编码降低信号翻转率。仿真结果表明,两者结合的方案与仅用CCS电路的方案相比互连动态功耗降低了22%~33%,和全摆幅驱动相比互连总功耗降低了60%以上。