片上时钟产生电路是片上系统(SOC)内部必不可少的重要模块,对于不同的应用场景,所需要的片上时钟产生电路性能要求也不相同,例如:微控制器(MCU)所需要的时钟频率较高,对于时钟的抖动也有较严格的要求,因此,通常情况下功耗较大;在无线传感网络(WSN)应用领域,由于电源模块主要由能量采集电路(Energy Harvesting)完成,所获得的能量极其有限,因此,低功耗设计是上述应用的主要目标。本文研究设计了一种片上时钟自校准电路,该时钟电路的频率为10kHz,相位噪声在100Hz时为-38dBc/Hz,在10kHz时为-89dBc/Hz,包含校准电路总功耗为910nW。基于台联电UMC 0.18μm CMOS数模混合标准工艺,设计了包含电流源产生电路,时钟产生电路,工艺偏差校准电路等几个重要的子单元模块。与传统的电流源产生电路相比,该设计所用的基准产生电路功耗更低,电源抑制比更好,主要是由于没有采用传统的放大器来稳定节点电压,并且采用负反馈来提升电源抑制比。时钟产生电路采用的是弛豫振荡器,属于RC振荡器里的一种。相比于环形振荡器,该类振荡器的优点是线性度和工艺敏感性更好,波形为典型的三角波或者方波,缺点是时钟的抖动更加明显;并且该时钟电路采用噪声电流滤波技术,相比于传统的电压阈值触发技术,其降低了噪声对信号的干扰,从而使得时钟的抖动更小。工艺偏差校准电路通过感应时钟电路产生的频率与参考频率的误差大小调节补偿电容来进行自动校准。在电源电压为1V,温度为25℃的情况下对整个电路进行100次蒙特卡罗仿真(Monte Carlo)结果表明,整个校准系统从初始状态到目标频率所需要的校准时间为40ms,校准前后的时钟频率标准差分别为19.1%和0.31%。通过调节参考频率以及偏置电流源的大小,该时钟电路所产生的振荡频率可以在10kHz~50kHz的范围内调节。最后,在集成电路的工艺生产过程中,片上电容、电阻的绝对值误差在3σ的范围内大致为20%,通过合理和对称的版图绘制技术,可以使得前两者的相对误差低于0.1%,所以,电容和电阻的匹配在整个版图规划中很重要。同时,为了避免闩锁效应和降低时钟电路核心部分的噪声干扰,我们采用了大量的guard ring结构来降低模块之间的噪声影响。整个设计的核心版图面积为270μm*360μm。