随着半导体技术的进步以及对计算性能的要求越来越高,通用计算处理器的计算性能已经无法满足日益增长的计算需求。计算平台正朝着高性能,专用化的方向发展。然而,传统的特定用途集成电路(Application Specific Integrated Circuit, ASIC)由于运算逻辑的固定性,其通用性受到了很大的限制。与此同时,基于现场可编程门阵列(Field Programmable Gate Arrays, FPGAs)的可重构系统提供了一个理想的平台。一方面,由于其的可编程特性,实现了专有硬件电路的配置,从而具有较高的计算性能；另一方面,由于其可重构的特性,实现了计算资源的重新配置,从而可以适应不同的计算场景。另外,随着单片处理器的性能的发展受到摩尔定律的限制,计算平台还朝着多核化,异构化的方向发展。在多核异构平台上,指令的并行化成为提高执行效率和系统资源利用率的重要手段。因此也出现了多种计算平台上的多种并行化技术,如超长指令字(Very Long Instruction Word, VLIW),超标量(Super Scalar),乱序执行(Out-of-Order Execution)以及通用图形处理器(General Purpose Graphic Processing Unit, GPGPU)编程等。他们分别提供了任务级并行(Task-Level Parallelism, TLP)和指令级并行(Instruction-Level Parallelism, ILP)等不同粒度的并行化方法。本文利用可重构计算平台的特征与优势,将任务级与指令级并行相结合,设计了异构多核可重构计算平台。并基于此平台做了如下研究工作：(1)本文使用软硬件协同设计的方法,设计了一种能够同时支持指令级并行与任务级并行的异构多核可重构计算平台。该平台由IP核、可重构超长指令字处理器、以及中心调度处理器组成。在平台的硬件设计中,使用了基于状态机的IP核设计与封装方法,并可重构超长指令字处理器集成到计算平台上。在平台的软件设计中,设计了中心调度处理器上的编程接口,并且使用通用超长指令字代码生成方法对超长指令字的编译器后端进行了扩展,通过指令的相关性分析,将指令中的操作按照固定的模式重新定位,使得在超长指令字处理器重构时,通过扩展的编译器编译的超长指令字指令可以直接继续执行,而不用重新编译,从而实现发射宽度的动态运行时重构。(2)本文针对异构多核可重构计算平台上的任务级并行问题,使用静态与动态两种方式实现了任务级并行化。该并行化方法采用乱序执行的方式,通过任务相关检测,任务重排序,以及任务映射等步骤,实现了异构多核可重构计算平台上的多种乱序执行方式。通过构造测试用例与实际的案例学习,测试与评估了两种任务级并行化方法的性能,并通过分析比较,给出两者所适用的场景。(3)本文针对可重构超长指令字处理器上的指令级并行问题,设计并实现了一种可重构超长指令字处理器运行时动态重构策略,通过运行时的指令剖析,从而获得程序在不同的执行阶段所需要的发射宽度、执行时间、以及功耗等信息。基于这些信息,采用预测算法,对程序的下一个执行阶段所需的配置信息做出预测,并使用预测结果来控制系统的重构。目的是为了通过系统重构来更好的反映应用程序的需求,从而获得更合理的资源配置方案以及更好的能耗比。另外,本文设计并实现了一种新的数据cache替换策略,在数据cache由于系统的重构而减小时,分别对cache命中与缺失采用不同的替换策略,在cache命中时,若命中在将要被重构掉的那一部分cache,则将命中的数据同时写入保留的那部分cache中；在cache缺失时,则将缺失的数据由内存直接写入保留的那部分cache中。目的是为了减少cache的重构对缺失率的影响,从而实现cache的运行时动态重构。