近年来,得益于集成电路制造工艺的发展,集成电路设计方法以及EDA技术的快速发展,推动SoC集成度的不断提高,使得单位面积的功耗急剧增加,导致便携式电子产品的发展受到限制。尤其是近年来工艺的不断发展,静态功耗呈指数增加,在45nm工艺时甚至已经超过了动态功耗所占比例。如何找到更有效的方式降低静态功耗已经成为现代SoC进一步发展所面临的一个巨大挑战。由于之前我们研究的重点都集中在如何降低动态功耗上,而静态功耗的优化技术较为欠缺,然而到了45nm,甚至更先进的工艺时,能否有效的降低静态功耗是我们面临的迫切需要研究的课题。本论文是基于Cadence数字后端物理综合工具encounter平台,从如何降低动态功耗和静态功耗出发,研究分析当今主流的降低动态和静态功耗的技术,其中包括多电压工作区域技术(Multiple Supply Voltage),门控时钟技术(clock gating),多阈值电压技术(Multiple-Vth),电源关断技术(Power shut-off)等,并在对多阈值电压静态功耗优化技术研究的基础上,提出多沟道长度的方法,通过改进多阈值电压优化的算法,成功将多沟道技术应用到多阂值电压静态功耗优化技术中。同时通过改进静态功耗优化算法中考虑的时序分析模型,用PBA分析模式取代GBA分析模式,将上述改进型静态功耗算法成功的应用到后签收阶段,在优化静态功耗的基础上,保证时序的可靠性。本文的主要工作和创新点有：1)分析研究多种动态功耗和静态功耗技术,发现多阈值电压静态功耗优化技术存在局限性；2)分析多阈值电压静态功耗优化技术算法,提出多沟道长度方法；3)改进多阈值电压静态功耗优化技术算法,成功将多沟道长度方法应用到静态功耗优化中；4)通过对后签收时序特点的分析,改进多阂值电压技术算法,成功将多沟道长度方法应用到后签收阶段中。