随着半导体集成电路产业的不断发展,集成电路的规模也在不断地增大。器件的特征尺寸要不断减小,使得器件的性能逐渐提升,但随之带来的芯片的功耗密度也在逐渐的增加。芯片的总功耗由静态功耗、动态功耗组成,静态功耗和动态功耗都和电源电压有着一定的关系。金属-氧化物半导体场效应晶体管（MOSFET）,由于其自身的热发射机制导致在室温下使其器件的亚阈值斜率存在理论上的极限值,即室温下无法低于60mV/dec。因此,对于MOSFET来讲,在保证有足够驱动能力的同时将很难通过降低电源电压来降低芯片功耗。隧穿场效应晶体管（TFET）由于其本身的带带隧穿导通机制使其亚阈值斜率SS在室温下可以低于60mV/dec,并且具有极低的关态电流(I_OFF)以及与CMOS工艺有很好的兼容性。因此,TFET被认为是在低功耗应用领域里最有希望代替MOSFET且最有潜力的器件之一。然而TFET在电路集成过程中,由于其是一个栅控P-I-N结构,将会出现每两个器件的P型掺杂区和P型衬底之间形成一个不受栅压控制的漏电通道。该漏电通道带来的漏电电流的大小远远大于TFET器件的关态电流,这将严重影响其本身的关态电流低、静态功耗低的优势,有时甚至会影响由其组成的逻辑电路的正常逻辑功能。且随着电路集成度的提高,该漏电路径将会越来越复杂,对其电路的影响也会越来越严重。因此,采取有效的漏电隔离方案很有必要。同时,在器件制备上,金属栅的刻蚀工艺是非常重要的一步。金属栅的常用材料之一氮化钛（TiN）的刻蚀技术也是一个难点。新型TFET器件的金属栅的刻蚀工艺也急需开发。氮化钛的刻蚀工艺在刻蚀速率、侧壁陡直度、选择比等方面都存在一定的问题。针对TFET在电路集成和生产时遇到的上述问题,本文将从以下两个大方面进行研究:1)TFET应用在电路中时,衬底漏电问题的研究;2)TFET金属栅氮化钛在刻蚀的时候遇到的侧壁陡直度低的问题的研究。TFET在大规模电路上应用时将会出现衬底连通导致漏电的问题,该漏电通道带来的漏电大小会影响其自身的关态电流低、静态功耗低的优势。如果该漏电通道带来的漏电过大,则可能会导致由TFET组成的逻辑电路不能正常工作。因此,衬底连通导致的漏电问题值得重视。针对此问题,本文先在之前组里提出的隔离方案的基础上针对N^-WELL-PSUB和N^-WELL-PWELL两种漏电隔离方案进行了大量的仿真和数据分析,得出了在隔离有效时N^-WELL-PWELL的漏电隔离方案比N^-WELL-PSUB漏电隔离方案在面积上可以节省一倍以上的结论。由于有了前面的仿真结果,后续根据仿真得到的有效的漏电隔离方案进行了流片实验。接下来通过用安捷伦的1500探针台对实验流片回来的芯片进行了测试并且对测试得到的数据进行了大量分析。将测试得到的数据和仿真得到的数据进行了对比,最终验证了漏电隔离方案的有效性。针对TFET器件在实验制备上遇到的金属栅氮化钛的刻蚀侧壁陡直度低的问题,进行了三次单项实验。分别是采用光刻胶的氮化钛刻蚀、采用光刻胶的二氧化硅刻蚀和采用二氧化硅作为硬掩模的氮化钛的刻蚀实验,最终得到了有效的金属栅氮化钛的刻蚀条件,使得金属栅氮化钛的刻蚀陡直度得到了很大的提高,几乎接近85度。上述两个方面的研究为TFET可以应用在低功耗大规模电路上奠定了良好的基础。