随着通信技术的发展尤其是5G技术的提出,需要设计一个采样率上千兆赫兹(GHz),有效位在6-8位低功耗的模数转化器(ADC)对信号进行处理。在设计要求下,Pipelined ADC因为其优越的吞吐量更受欢迎,但是其中的高增益高线性度的运算放大器需要更高的功耗,并且随着工艺的进步尤其是电源电压的降低,其设计变得更加困难。另外一方面,SAR ADC因其高度数字化特性,转化速度和功耗都随着工艺的进步得到了很大的改善;但是传统的SAR ADC的每一次量化都需要n次循环(n为其分辨率),且每一次转化都受到比较器的转化时间和CDAC(电容定标型数模转化器)建立时间的限制;因此SAR ADC如果需要进一步提高转化速度,必须要对结构进行改进。本论文使用比较器交替技术,并对每一个模块进行改进,实现了一个采样频率为500M,分辨率为8bit的SAR ADC设计。本文首先设计了一款10bit、75M/s的SAR ADC。该设计采用Vcm-biased CDAC拓扑,使用异步逻辑结构和采用有预置放大器的动态锁存器构成的比较器,基于GF55nm CMOS工艺实现。版图后仿真的结果显示,该设计在电源电压1.2V时,采样频率可以达到75M/s,ADC的核心功耗只有583.5uW;输入信号接近于采样频率一半时,SNDR可以达到56.02dB;SFDR超过62dB;FOMw=15.04fJ/bit。为方便加工后的ADC未来测试,论文同时完成了PCB的相关设计。基于相同的半导体工艺,论文还设计了一款采样频率为500MHz的8bit单通道的高速SAR ADC。该设计综合考虑了比较器转化时间和CDAC建立时间等因素,通过最小化CDAC单位电容值和简化电容切换开关的结构来降低其建立时间。仿真结果表明,通过这种方法,其建立时间比比较器转化时间低很多。论文同时采用比较器交替结构来增加其吞吐量并优化其自举开关结构,来提高整个SAR ADC的速度。后仿真结果显示,在1.2V电源电压下,整个SAR ADC的核心面积约为170um×80um;输入频率接近奈奎斯特频率时,有效位数为6.26bit;无杂散动态范围SFDR为55.91dB。FOMw=40.19fJ/bit。