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低密度校验码(Low-Density Parity-Check Codes， LDPC)是一类重要的信道编码，其编码器与译码器的设计实现具有很高的工程实现价值，尤其是上1Gbps吞吐率的高速编译码器。本文作者采用理论分析和硬件平台仿真相结合的方法，对准循环LDPC码的编码和译码进行了研究与实现。主要完成的工作有以下几个方面：系统地介绍了LDPC码的编译码原理；分析了具有双对角结构的准循环LDPC码的结构；详细介绍了双向递归快速编码器的原理即实现；针对根据准循环结构LDPC码半并行译码结构并行度较低，吞吐速率较低的问题，提出了子矩阵分裂技术，提高半并行译码结构译码器的并行度以及吞吐速率。根据准循环双对角LDPC校验矩阵的特点，给出了LDPC码编码器的FPGA实现方法，并给出了主要的硬件设计和硬件平台实测结果；对准循环LDPC码的编码方案进行硬件资源与吞吐量方面的对比取舍，给出了适用的译码算法，并给出了硬件实现的主要结构设计和译码吞吐量。