硬件描述语言VHDL是一种对数字电路和系统进行描述、建模、综合的工业国际标准，它用简洁明确的程序来描述复杂的逻辑功能。它支持自底向上的设计，也支持自顶向下的设计；支持模块化设计，也支持层次化设计。因其具有强大的系统硬件描述能力、规范的语法等特点，VHDL获得了各家EDA工具和集成电路厂商的普遍认同和共同推广。因此必须采用一种新的硬件电路设计方法来替代传统的硬件电路设计方法，以满足大规模集成电路设计的要求。 本文针对VHDL在滴灌控制器的定时器芯片的设计展开研究。主要进行了以下几个方面的工作： 一、根据国内外公开发表的文章、资料，较为详实地对集成电路(包括定时器)的设计现状和滴灌技术的研究现状进行了归纳、概括和评述。考虑到滴灌系统的特点和要求，提出了基于VHDL的定时器芯片设计及其滴灌控制系统实现的设想。 二、对定时器的性能指标和逻辑功能作了较深入研究，对滴灌系统的性能指标也进行了研究。采用自上而下和层次化的设计方法，划分了定时器芯片CPLD／FPGA的逻辑功能。编写了相应的应用程序。定时器芯片的软件设计采用VHDL语言编写程序，并对定时器的逻辑