随着现代集成电路的飞速发展,So C技术已经成为了芯片设计领域的常用手段。在一个So C系统中处理器与存储器之间的鸿沟越来越大,存储器的访存效率已经决定了整个So C系统性能的高低。存储器访存最重要的一环就是存储控制器的设计。因此,对存储控制器的优化设计研究对整个系统性能提升是有非常重要意义的。同时,面对更多的应用需求和高度集成的So C设计,目前对芯片的传输性能只能通过对样片的实测进行后续的设计评估,这样会使得整个芯片设计成本和验证周期大大增加。因此,对于RTL级的内部模块性能分析研究是目前一个可靠有效的解决方案。本文在深入分析DDR存储器特性和高带宽AXI总线的基础上,开展了针对原型DDR存储控制器的优化设计和性能监控验证平台的搭建。首先,在仔细分析原型存储控制器的基本结构,结合梳理出的问题提出了三点优化设计,同时以实际性能需求指标为目标,对芯片传输性能进行监控分析。最后借助性能监控环境对优化前后的控制器进行详细的性能分析和指标量化。因此,论文主要的研究工作包含以下几个方面:1.仔细研究原型控制器结构特性,并针对性的提出三点优化:1)针对多事务多通道的端口仲裁设计;2)针对早期基本映射方式的预存取异或映射设计;3)针对多命令访存的仲裁重排序访存调度设计。针对性的优化有效的提升了数据带宽利用率和降低了访存延迟。2.利用System Verilog语言设计了AXI总线性能监控器,支持主要总线性能指标的打印与文本输出。同时,利用python脚本可以将输出文本中的性能指标进行步长划分,完成RTL级传输性能图像的实时输出波形。3.搭建通用UVM验证环境,设计验证环境组件,最后将性能设计模块绑定到DDR控制器的UVM验证环境中,可以完成功能验证和性能测试,监控性能指标。论文针对以上的优化设计结合性能验证环境进行了全面的测试。首先对优化后的控制器功能进行了全面的功能验证,确保了整个优化设计的有效性。同时本文就优化后的地址映射,优化后的访存策略以及优化前后的多事务大数据传输情况进行了详细的性能比对分析,最终结果显示地址映射的优化可以提升12%～14%数据传输利用率,读写延迟可以降低20%左右;访存调度优化可以提升26%左右的吞吐量,访存时延可以降低20%左右;多事务访问优化前后控制器时延可以提升16%～45%左右,各主机throughput对比原型控制器提升70%左右,存储系统有效带宽可以提升到1.9GB/s左右。