在过去五十多年来,晶体管器件尺寸一直沿着摩尔定律按比例微缩,单个芯片上晶体管的数量从最早的几千个增长到今天的二十亿个。随着器件制备工艺技术不断进行创新,晶体管尺寸不断缩小,器件物理设计的复杂性也随之增加。在大规模集成电路发展到后摩尔时代的节点,涌现出许多新材料和新功能器件,同时随着电介质、源极/漏极和沟道材料工艺的升级以及光刻工艺的创新,器件的小型化已成为可能。随着器件尺寸不断微缩,会遇到一些难以逾越的技术瓶颈。比如载流子隧穿、晶体管漏电流、偏压温度不稳定以及随机电报噪声等可靠性问题越来越明显,这些问题会影响器件及电路的性能和寿命。考虑到纳米器件电学特性中多种物理机制的耦合效应给实验研究所带来的困难,本文利用理论计算对单一物理机制进行分离研究,既可为实验提供重要补充,也可为进一步的器件优化提供理论指导。对于后摩尔时代新型纳米器件的研究,其结构和材料越来越复杂,不同材料的异质界面成为影响器件性能的核心因素之一,例如晶体管栅极氧化层和沟道材料界面的缺陷会严重影响纳米器件电学性能并带来器件特性涨落。虽然实验上可以通过阈值电压漂移以及俘获时间等参数结合经典的物理模型提取诸如缺陷浓度、位置分布等信息,但是结果很大程度依赖于实验环境以及器件制备工艺等外界条件,尤其当器件多种类型缺陷发生耦合,实验上很难将不同的缺陷分开研究。因此,从原子层面充分考虑杂质、空位等不同类型缺陷的影响,对于迅速准确地总结引起诸如偏压温度不稳定性以及随机电报噪声等可靠性问题的原因以及物理机制是非常重要的。此外,晶体管中金属与半导体接触界面的肖特基势垒也是严重影响器件工作的重要因素,第一性原理计算结合非平衡格林函数是探究肖特基势垒以及器件输运特性模拟必不可少的理论支持工具,这对研究材料界面的肖特基势垒以及优化电极材料可以起到关键作用。近年来,二维过渡金属硫化物(TMDs)作为7纳米以下器件的候选沟道材料之一已经引起了广泛的关注。其中,二硫化钼(MoS2)本身具有比较宽的带隙,并且其二维平整性与半导体工艺相兼容可以有效抑制尺寸缩小引起的短沟道效应,这些特性为实现低功耗和高开关比的逻辑器件提供了可能。事实上,MoS2器件在TFET,MOSFET,NCFET已经成功制备。虽然TMDs逻辑器件作为新颖的纳米器件已经表现出优异的器件性能,但对于实际应用还有一些核心课题需要解决,例如源/漏电极-二维材料界面的肖特基势垒会产生接触电阻并影响晶体管器件的开关特性。降低接触电阻对于改善各种纳米电子器件的性能至关重要,而形成低接触电阻的源/漏电极-二维半导体界面对于将二维半导体材料融入传统半导体器件工艺中有着非常重要的意义。此外,TMDs器件的缺陷也是制约器件应用的关键问题之一,缺陷会导致器件阈值电压漂移并产生迟滞等可靠性问题,进而限制逻辑器件和集成电路的预期性能。虽然研究表明缺陷引起的诸多可靠性问题主要来源于电荷俘获和退俘获过程,但其微观机理还不是很清楚,例如引起电荷俘获和退俘的过程的缺陷类型还需要深入探究。本文通过第一性原理计算的方法,对二硫化钼纳米器件的不同界面进行了系统研究,包括器件源/漏电极与二维过渡金属硫化物接触界面的肖特基势垒调制,重点关注多晶硅/氧化层/二硫化钼界面的氧化层缺陷特性,以及缺陷对电荷的俘获/退俘获过程。针对实际工艺中一些不可控的因素,比如界面的粗糙度,本文探究了界面粗糙引起的沟道弯曲对器件输运特性以及逻辑电路性能的影响。最后考虑多电荷环境对氧化层缺陷特性的影响并将其与器件中观测到的漏电流以及器件退化/恢复现象建立联系。首先,本文基于Si/Ge半导体与二维过渡金属硫化物材料界面进行了系统研究,综合考虑晶面取向、表面钝化、材料掺杂以及界面层的影响。研究表明,Si倾向于与大多数TMDs材料形成本征n型肖特基接触,并且相对于Si(001)面和Si(111)面,Si(110)面更有助于获得较低的肖特基势垒。由于锗的功函数比硅的高,锗与大多数TMDs材料接触更倾向于形成P型肖特基接触。更重要的是,结果表明用氢元素钝化锗表面或硅表面的悬挂键可以降低n型肖特基势垒,而用氟元素钝化锗表面或硅表面的悬挂键可以得到势垒极低的p型肖特基接触。结合实际应用考虑,本文对传统半导体进行掺杂探究,发现掺杂的作用(掺杂浓度小于1E21 e/cm3)对肖特势垒的影响比较小。之后,用传统半导体硅或锗作为源/漏电极,搭建了 MoS2场效应晶体管器件,发现源极和漏极表面钝化之后有利于提高场效应晶体管器件的开关比并降低亚阈值摆幅,提高器件性能。另外,单层氮化硼作为界面层可以明显增加硅和锗的功函数,最终在界面体系中引入氮化硼插层获得了肖特基势垒极低的P型肖特基接触。其次,本文针对器件材料界面电荷转移问题进行了详细探究,根据马库斯(Marcus)电荷转移理论,要计算电荷转移速率,首先需要获得电荷转移初态和末态各自的能级信息以及两者的耦合强度关系。在半导体器件中,电荷转移的初态一般是半导体沟道的带边(导带底或价带顶),而末态则是分布广泛的缺陷能级。本文介绍了利用第一性原理计算态-态耦合常数项的方法,以器件广泛使用的Si-SiO2界面为例,给出了该界面体系硅价带顶与氧空位缺陷能级的态-态耦合过程,并给出了耦合强度大小。考虑到氧化层出现缺陷的随机性,本文探究了态-态耦合强度随缺陷位置的变化,与WKB隧穿近似得到的趋势对比发现,两种方法得到耦合强度都是随距离呈e指数衰减,但第一性原理计算得到衰减速率却比WKB隧穿近似得到的衰减速率要慢,这意味着WKB隧穿近似低估了耦合强度的大小。对于场效应晶体管中出现的可靠性问题,例如偏压温度不稳定性(BTI,Bias temperature instability)、热载流子退化(HCD,Hot carrier degradation)以及随机电报噪声(RTN,Random telegraph noise),都与缺陷引起的电荷俘获有关。本文基于第一性原理计算结合非简谐近似马库斯电荷转移理论给出电荷俘获/退俘获速率的计算方法。以MoS2-SiO2界面为例,探究了氧化层不同类型缺陷的电荷俘获/退俘获速率,发现含有单个Si悬挂键的缺陷是电子俘获中心,并且俘获速率大于退俘获速率,该类型缺陷是比较活跃的电子俘获中心。单个O悬挂键的缺陷是比较活跃的空穴俘获中心,而对于含有两个Si悬挂键的缺陷,其俘获速率小于退俘获速率,由此判断该缺陷不是活跃的俘获中心。对于实际器件制备过程中通常会引入许多影响器件特性涨落的因素,例如沟道中的随机掺杂原子涨落(RDF,Random dopant fluctuation)和沟道表面粗糙度(Surfaceroughness)等。本文以MoS2场效应晶体管为例研究了由于界面粗糙引起的沟道弯曲对器件输运特性的影响,结果表明沟道弯曲会导致器件开态电流减小和关态电流增加,同时也会引起器件开关比的下降以及亚阈值摆幅的增加,此外沟道弯曲会导致CMOS反相器增益的损耗。以上结果说明纳米器件在原子尺度上进行界面粗糙度的优化是非常必要的。最后,纳米器件应力诱导漏电流等可靠性问题与氧化介质层的退化密切相关,虽然针对器件可靠性问题的恢复和未恢复背后的机制研究很多,但电荷对器件恢复和未恢复的影响研究非常有限。因此本文详细探究了电荷对缺陷能级的调制作用,综合考虑三种常见的缺陷类型,即≡Si-O键断裂缺陷、≡Si-H键断裂缺陷以及氢钝化硅悬挂键。结果表明被缺陷俘获的载流子退俘获之后,其缺陷能级远离硅导带底,这意味着该缺陷能级对载流子的俘获能力变弱。更重要的是,当体系是多空穴体系时,缺陷能级远离硅价带顶并移出缺陷辅助隧穿窗口,有助于器件的恢复。相反,当缺陷周围有额外的电子时,缺陷能级更接近硅导带底,对器件的恢复没有贡献甚至会导致漏电流增加,加重器件的退化程度。本文得到的结果成功地解释了目前已报道的实验现象和理论结果:(a)高温退火对PFET的恢复比NFET的恢复更有效;(b)NFET的漏电流比PFET的漏电流高。此外,若缺陷在界面处,电荷对缺陷能级的调制作用是可以忽略的,界面处的缺陷极易俘获沟道的载流子进而出现可靠性问题,最终导致器件性能退化。