【摘 要】
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随着当今通信系统的不断发展,比如以太网收发器、高速无线系统以及光纤通信领域等,都对数字信号处理技术提出了更高的要求。而作为连接模拟信号和数字信号的桥梁,模数转换器(Analog-to-Digital Converter,ADC)的性能将会直接影响数字信号处理系统的性能。在中高速应用系统中,常需要中等分辨率以及数百兆采样率的模数转换器,逐次逼近型(Successive Approximation R
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随着当今通信系统的不断发展,比如以太网收发器、高速无线系统以及光纤通信领域等,都对数字信号处理技术提出了更高的要求。而作为连接模拟信号和数字信号的桥梁,模数转换器(Analog-to-Digital Converter,ADC)的性能将会直接影响数字信号处理系统的性能。在中高速应用系统中,常需要中等分辨率以及数百兆采样率的模数转换器,逐次逼近型(Successive Approximation Register,SAR)ADC由于其结构简单、功耗低、成本低等特点被广泛使用。本文针对高速通信系统的应用需求,设计了一款10位200MS/s的高速SAR ADC。为了提高速度采用了异步时序,设计了基于比较器的异步自时钟逻辑,进一步压缩了时间。在栅压自举开关电路设计中,将采样管的衬底与电荷存储电容的底板相接,减少了信号馈通,提高了线性度。设计了带有一个冗余位的二进制比例重组的电容阵列CDAC,通过合适的冗余范围放宽了建立精度的要求;采用了基于分裂电容的单调式开关切换开关算法,保证了电压建立过程中比较器输入端的共模电平保持不变。比较器采用的是两级动态结构,降低了功耗,针对比较器在高速工作时可能出现亚稳态的现象,改进设计了一种亚稳态抑制电路,能在不明显增加延迟的情况下有效避免亚稳态;采用并行逐次逼近数字逻辑结构,实现了比较器与数字逻辑的并行工作,相比于传统的串行工作的数字逻辑,消除了位转换中的逻辑延迟,从而明显提升了整体的速度。论文基于TSMC 40nm CMOS工艺进行了电路与版图设计,其核心版图的面积为155μm×195μm。后仿结果表明,在1.1V电源电压,200MS/s的采样速率下,当输入信号为奈奎斯特频率时,SAR ADC的有效位数为9.68bit,信噪失真比SNDR为60.09d B,无杂散动态范围SFDR为68.95d Bc,功耗为1.84m W,FOM值为11.21f J/conv.-step,满足设计指标的要求,能够应用于高速通信系统中。
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