随着集成电路制造技术的发展，集成电路的集成度变的越来越高，芯片的尺寸变的越来越小，同时使得互连线时延问题变的突出，成为限制集成电路继续发展的制约因素。三维集成电路制造技术作为一项新兴技术，给集成电路产业带来新的发展机遇。 层间过孔是实现三维集成电路的关键，它可以用来实现三维集成电路中芯片层之间的互连。在当前的制造工艺水平下，其尺寸要远大于传统的金属层过孔的尺寸，这就意味着它需要在芯片层上占据一定的面积。而且，作为同个线网分布在不同芯片层上的引脚之间的唯一连接，其位置将直接影响线网的时延。因此，有必要在布线阶段前对其规划，使其合理分布，从而使得电路的最大线网时延最优，提高芯片的性能。 完成布图规划后，根据确定好的模块在芯片层上放置的位置和输入线网的信息，本文提出了一种基于线网边框的优化芯片时延性能的层间过孔规划方法。该方法从减小最大线网时延出发，可以改善芯片的时延性能。该方法由于在处理线网时的独特性，可以保证较大边框的线网得到优先处理，从而使得电路的最大线网时延最优。实验结果显示，该方法在两层芯片上可以使得最大线网时延降低6.8％。 另外，从提高层间过孔的插入成功率出发，本文还提出了一种基于最小代价、最大流算法的层间过孔规划方法，该方法在层间过孔的插入成功率上要好于逐个线网处理的规划方法。实验结果同样显示，对于两层芯片，基于最小代价最大流算法的层间过孔规划方法，其层间过孔插入成功率要比逐个线网处理的规划方法高5.7％。 在本文提出的层间过孔规划方法中，线网时延是一个重要的选择候选插入位置的标准依据。为了能够更加准确的估算线网的时延，引入了一种更有效的RC时延估算模型--Fitted Elmore时延估算模型。并且根据布线阶段前的引脚分布情况和时延估算的方便，简化了线网的引脚分布结构和时延估算表达式。 在层间过孔规划过程中，当层间过孔在初始线网边框范围内找不到候选插入位置时，引入了线网边框扩展的办法，通过适当扩展线网的边框覆盖范围来获取更多的候选插入位置，以便将层间过孔插入到芯片层上。 通过对层间过孔进行合理规划，不仅达到了在芯片层上放置层间过孔的目的，更重要的是改善了芯片的时延性能。而且，布图规划后的层间过孔规划也将有助于后续的布线过程。