按照ITRS的路线图,每两年下一代工艺技术节点其特征尺寸缩小约30%。一般上,不同技术节点间的设计规则,器件要求与模型,内核标准工作电压是不相同的,籍由工艺技术的直接尺寸缩小是一件耗时、耗钱、和耗人力的大工程。因此,为了降低成本和缩短开发时间,设计公司存在这样的需求,即版图级的直接微缩,但不涉及供应电压的变化,仅对器件要求、器件模型与设计规则做小规模的变更。版图级的微缩是基于商业需求的,其核心是成本降低。各集成电路制造厂一般都提供此类成本方案给芯片设计者。然而关于版图级微缩的方法论、中间技术节点工艺的集成及可靠性和良率问题鲜有研究。本文结合实例研究了版图直接微缩的方法论,以及与之相关的工艺优化,探讨了工艺缩微对器件特性、工艺可靠性和良率的影响。本文结果对解决集成电路制造公司面临的实际问题具有重要应用价值。本文首先分析了版图级直接微缩的优势,以及版图微缩的方法,并结合芯片设计裕度和工艺裕度分析微缩背后的理论,给出了一个SRAM微缩的设计评估和工艺评估的实例。从Bitcell静态噪声容限的HSPICE模拟来从设计裕度方面评估。工艺裕度方面,由于客户提供的完整GDS版图文件中SRAM是做过基于0.15μm工艺的手工OPC处理的,我们分别模拟了两种不同微缩策略的情况。其一是基于0.15μmOPC后的版图直接微缩,不做0.14μm OPC;其二是恢复0.15μmOPC处理前的版图,然后微缩并进行0.14μm OPC处理。结果表明结果表明后一种方式满足我们要求。其次,论文按照工艺层次化的顺序,结合0.15μm到0.14μm工艺微缩实际开展了微缩的工艺验证、调整和优化等系列研究。分析表明,对于0.15微米微缩93%到0.14微米工艺,STI HDP Oxide填充不成问题,可直接引用0.15微米HDP工艺而无需额外变动。从设计规则角度分析了栅层微缩的可行性。按照版图微缩方法,栅层93%微缩后线宽将回拉0.01μm,使得最小的线宽与0.15μm工艺相同,而最小线距则由原来的0.22μm减小至0.195μm。然而当关键尺寸(CD)减小5nm后,DOF只有0.3μm.考虑到0.15μm微缩至0.14μm,栅层的最小节距(minimal pitch)减小了26nm,因而必然要改变光刻条件才有可能做到DOF＞0.4μm。为此,我们优化了光刻胶及相关的NA,sigma设定,开发了新的OPC模型。在互连工艺上,按照等比率版图微缩方法,互连导线的W和L都将缩小至93%。若金属导线材料及厚度保持不变,则导线电阻与原来相同,而同层导线间电容也保持不变。导线对硅衬底的电容及不同层导线间的电容与电介质厚度有关,如果期望电容不变,则厚度应微缩至0.93的平方倍。这是后端互联工艺微缩对RC模型的基本解读。由于微缩后金属的高度不变,而间距缩小了,因而对高密度等离子体(HDP)工艺的填充能力有更高的需求。采用0.15μm工艺原来的HDP填充,在晶圆边缘可以看到有IMD孔洞。因此对于0.14μm我们优化了HDP程式的淀积/溅射比(deposition/sputter ratio),从而改善了其填充能力。论文还对缩微后与器件特性相关的离子注入优化进行了研究,发现同时降低LDD和pocket的注入剂量,可以改善器件阈值电压(Vt)的滚降特性。最后,对微缩工艺下的工艺可靠性和良率提升进行了研究,着重探讨了铝互联的电迁移和系统性的良率问题。由于微缩工艺后互连线线宽减小,而施加的电流没有下降,因此0.14μm工艺的互连线电迁移面临一个挑战。研究表明,在金属Ti/TIN与AL沉积分成两个独立步骤可以显著改善电迁移特性。在良率提升方面,研究证实通过调低STI CMP的厚度,并实施动态控制氮化硅去除步骤时的氢氟酸湿法刻蚀时间,可以解决系统性的良率问题,使得0.14μm微米工艺产品的良率以达到0.15μm工艺相同的水准。