随着单芯片集成工艺的发展,基于传统总线式通信的片上系统逐渐成为制约芯片处理能力的瓶颈,复杂的架构,低效率的数据通信都迫使人们将目光转向片上网络技术的研究。片上网络在设计上把资源处理节点和路由通信接口分离,正是这种设计促使不同时钟频率模块接入系统成为可能,使得全局异步局部同步式系统级芯片设计占有优势,但在异步时钟域之间安全,高效通信成为设计片上网络的难题。本文根据片上网络全局异步局部同步特点,提出一种改进型路由通信模型,使用低复杂度维序路由算法,能够高效完成数据跨时钟域通信,并有效改善网络性能。综合利用片上网络全局异步局部同步特点,使用类似计算网络局域网概念对片上网络中同步时钟频率资源节点聚集,形成一个同步时钟域。由于同步时钟域内所有资源节点工作在同时钟频率,通信实现简单,所以在同步时钟内使用复杂度低、且高效的无缓存路由技术。在各个时钟域之间,使用高效的异步FIFO通信。数据由资源节点产生,若是需要传递给其它时钟域,则直接使用异步FIFO传递数据,实现数据提前分流,达到一种逻辑分层路由效果。本文设计安全、高效的异步FIFO,利用格雷编码和双触发器技术确保FIFO安全、高效跨时钟域传递数据。这种设计不但能够实现数据提前分流、避免拥塞,还能在很大程度上节省片上网络存储资源,达到网络模型性能最优化。本文使用Verilog HDL硬件描述语言在QuartusⅡ9.0平台上设计片上网络通信模型,使用Modelsim对片上网络通信模型做了路由功能性和网络性能仿真验证,路由器作为片上网络模型重要核心部件能够正确完成数据传输。最后对异步FIFO在不同深度下,网络性能参数吞吐率、平均传输延时等做了比对,得出根据实际需要折衷网络性能和片上存储资源成本。