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文中设计以MPEG2和AVS视频编解码标准为基础,主要应用于我国数字电视“户户通”项目,完成的工作包括以下内容：完成了MPEG2以及AVS视频解码器中各主要功能模块的设计,并对所设计的模块进行了RTL仿真。整个视频解码器采用双CPU架构设计,通过使用一个MailBox控制器,用于提高解码器与外围设备的通信效率。VLD模块采用状态机控制多级流水线解码方式；为减少因错误码流而造成解码器“死机”几率,VLD模块中设计增加了码流错误检测机制。反量化／反扫描模块采用了一种像素级多级流水线架构设计,该架构能够提高IQ/IS模块工作频率以及减少电路资源消耗,采用这种设计,在Design Compiler软件下综合,时钟频率能够达到161.6MHz,资源消耗相比参考文献[32]能够减少55%。为了减少芯片占用面积,提高电路的速度,IDCTMPEG2解码采用了一种基于Loeffler的改进算法实现,使用了一种近似处理和放大乘数倍数的方法来减少计算误差；仿真结果显示,IDCT模块计算误差控制在-0.5-1之间(标准中定义误差允许范围为-2-2)。提出了一种宏块级的流水线运动补偿存储架构设计。为减少取相关像素数据所需的时钟周期,设计了一个外部存储器接口模块,使用一个3k比特大小的数据Buffer缓存1宏块数据,采用这种数据缓存Buffer设计能够节省42%的系统功耗；为了减少运动补偿插值计算所需时钟周期；文中采用了一种特别的帧存储方式：外部存储器中分配了6帧高清(1920*1080)帧像素数据存储空间；由于插值是基于场图的计算,为减少取相关数据所耗时钟周期,每一帧图在DDRAM中采用顶底场数据分开的方式存储；MC模块在90nm工艺库下综合,时钟频率能够达到135MHz,资源消耗约为45.48k门(不包括外部存储器所耗资源)；像素插补计算处理一宏块数据大约需要520个时钟周期,相比文献[33]能够节省15%的时钟周期。搭建了解码器验证平台,该平台包括对解码器模块级验证和系统级验证。解码器模块级验证采用两种方式：一种是与标准C模型解码软件AVS RM09.10以及MPEG2v1.2a输出数据对比；另一种是将解码结果与Matlab软件仿真结果比较。系统级验证使用一个720*576像素大小的视频序列,在2Mbps的码率下,解码视频序列帧图的PSNR范围在25.8-33.6之间。仿真结果显示,文中设计的解码器能够达到很好的解码效果。