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为了解决数字系统中多个时钟不协调的问题，采用可编程逻辑器件为平台设计了一款异步先进先出的数据缓存器，通过使用格雷码编码方式使得亚稳态发生的概率降到最低，最后使用VerilogHDL硬件描述语言在Quartus II软件中仿真验证．
异步FIFO设计
【摘 要】
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为了解决数字系统中多个时钟不协调的问题，采用可编程逻辑器件为平台设计了一款异步先进先出的数据缓存器，通过使用格雷码编码方式使得亚稳态发生的概率降到最低，最后使用Verilo
【机 构】
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渭南师范学院数学与信息科学学院
【出 处】
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河南科学
【发表日期】
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2012年1期
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