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FPGA查找表网表可以用布尔满足性一致的电路代替,由于受到时序线路关键路径时延的限制,传统再综合方案不能做到面积最佳优化。利用时序电路中各流水级中存在的时间裕量可以补充查找表,再综合方案中增加的路径时延,从而能得到最佳的面积优化方案。实验数据表明,该算法能进一步提高查找表的面积优化能力。
基于寄存器重定时的流水线时序电路再综合算法
【摘 要】
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FPGA查找表网表可以用布尔满足性一致的电路代替,由于受到时序线路关键路径时延的限制,传统再综合方案不能做到面积最佳优化。利用时序电路中各流水级中存在的时间裕量可以补
【机 构】
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河南工程学院计算机学院
【出 处】
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河南工程学院学报:自然科学版
【发表日期】
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2019年3期
【基金项目】
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国家自然科学基金(61802115).
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