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在连续离散混合时间模型中考虑Verilog的语义行为,将混合模型中的一个区间作为Verilog程序一次运行过程的指称.提出了一种扩展的ITL来描述这种混合区间,从而给出Verilog的形式语义.这种语义定义不仅考虑到了各种语言成分的最终执行结果,而且能够很好地给出语言成分执行的时序特征.
Verilog语言形式化语义研究
【摘 要】
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在连续离散混合时间模型中考虑Verilog的语义行为,将混合模型中的一个区间作为Verilog程序一次运行过程的指称.提出了一种扩展的ITL来描述这种混合区间,从而给出Verilog的形
【机 构】
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上海交通大学计算机科学与工程系,上海交通大学计算机科学与工程系,澳门联合国大学国际软件研究所
【出 处】
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软件学报
【发表日期】
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2001年10期
【基金项目】
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澳门联合国大学校科研和教改项目
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