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期刊论文
FPGA在数据重排中的跨时钟处理
FPGA在数据重排中的跨时钟处理
来源 :火控雷达技术 | 被引量 : 0次 | 上传用户:asdy008
【摘 要】
:
数据重排是雷达信号处理的关键步骤,但是面临着数据量大、实时性高及接口复杂等特点,本文采用FPGA和DDR3的硬件架构,灵活地使用乒乓操作、异步FIFO及相关信号的状态反压等控制技巧,提出了一种跨多时钟域处理的设计,通过仿真分析和板卡实测,能满足新体制雷达大批量信号处理需求。
【作 者】
:
游斌相
廖育富
任午龙
马婕
【机 构】
:
四川九洲空管科技有限责任公司
【出 处】
:
火控雷达技术
【发表日期】
:
2021年3期
【关键词】
:
FPGA
数据重排
跨时钟域处理
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数据重排是雷达信号处理的关键步骤,但是面临着数据量大、实时性高及接口复杂等特点,本文采用FPGA和DDR3的硬件架构,灵活地使用乒乓操作、异步FIFO及相关信号的状态反压等控制技巧,提出了一种跨多时钟域处理的设计,通过仿真分析和板卡实测,能满足新体制雷达大批量信号处理需求。
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