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由于传统的LLRBP译码算法不易于FPGA实现，为了降低实现复杂度，采用一种改进的u瓜BP译码实现方法，设计了一种码长为4JD、码率为0．5的规则LDPC码译码器，并完成了FPGA仿真实现。仿真和综合的结果表明，所设计的译码器吞吐量达到15．68Mbit／s，且译码器的资源消耗适中。
LDPC码译码器的设计与实现
【摘 要】
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由于传统的LLRBP译码算法不易于FPGA实现，为了降低实现复杂度，采用一种改进的u瓜BP译码实现方法，设计了一种码长为4JD、码率为0．5的规则LDPC码译码器，并完成了FPGA仿真实现。仿真
【机 构】
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重庆邮电大学信号与信息处理重庆市重点实验室
【出 处】
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电视技术
【发表日期】
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2013年7期
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