FPGA使用之时序处理技巧

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fpga的开发除了需要完成RTL级的行为编码描述外,好需要根据时钟的快慢,满足时序方面的要求,使得fpga可以按照我们设计的功能完成工作。想要得到一个时序余量充足的fpga功能需要在编码时进行一些考虑,避免时序风险,加快开发进度。本文将给出一些时序方面的建议,希望对开始接触fpga时序的开发者有所帮助。
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