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基于后验概率算法,采用CMOS工艺,通过晶体管级的模拟电路设计,构造了完整的（5,2,3）网格码模拟概率译码器。详细分析了部分单元电路的工作原理,并给出了模拟译码器的译码性能。当信噪比大于4.8dB时,对于950KHz的输入信号,输出没有错误。当输入信号为6MHz时,误码率约为10^-4,工作速度最大可达20MHz。在5V工作条件下,译码器功耗为2.957mW。模拟结果表明,在速度一定的条件下,与采用数字电路实现的译码器相比,该模拟译码器在功耗和芯片面积上至少减少了一个数量级。该文的设计方法也适用于设计T