高速双模前置分频器的速度优化设计

来源 :第四届中国通信专用集成电路发展战略高级研讨会 | 被引量 : 0次 | 上传用户：cypbvg

【摘要】

：

本文首先给出了一种新的高速动态有比CMOS D触发器的设计.然后在分析64/65双模前置分频器工作原理的基础上,提出了提高其工作速度的方法,运用单相时钟(TSPC)动态CMOS、伪NMOS

【作者】

：

邝小飞

【机构】

：

零陵学院物理系、电子信息工程系(湖南永州)

【出处】

：

第四届中国通信专用集成电路发展战略高级研讨会

【发表日期】

：

2002年8期

【关键词】

：

动态D触发器双模前置分频器最高时钟频率速度优化电路设计

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本文首先给出了一种新的高速动态有比CMOS D触发器的设计.然后在分析64/65双模前置分频器工作原理的基础上,提出了提高其工作速度的方法,运用单相时钟(TSPC)动态CMOS、伪NMOS等电路技术,设计了多种内部电路结构.经HSPICE模拟,在0.8umCMOS工艺、电源电压为5V的条件下,最高时钟频率达到了1.7GHz,其速度和集成度远远超过静态CMOS电路.

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