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提出了一种新的基于标准基的有限域并行常系数乘法器结构，使用该结构设计了低复杂度的RS（204，188）编码器。该编码器由15个常系数乘法器构成。每个常系数乘法器通过共享一些相同硬件操作，使得编码器中异或门XOR的数目减少了30％左右。最后在FPGA上实现了该编码电路，并用QuartusII7．2自带的SignalTap逻辑分析仪进行了片上验证。结果表明，与以往的RS编码器相比，该编码器具有速度快和占用硬件资源少的特点。