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本文就基于100Gbps光传输网络的RS(255,239)译码问题,给出了一种并行译码的电路实现设计方案。该设计方案在充分考虑100Gbps光传输网络中的高速时钟需求的同时,也尽量考虑了将硬件逻辑资源的消耗降低。文中最后给出了仿真及FPGA综合结果。
基于100Gbps光传输网络的RS（255，239）译码器设计
【摘 要】
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本文就基于100Gbps光传输网络的RS(255,239)译码问题,给出了一种并行译码的电路实现设计方案。该设计方案在充分考虑100Gbps光传输网络中的高速时钟需求的同时,也尽量考虑了将硬件逻辑资源的消耗降低。文中最后给出了仿真及FPGA综合结果。
【机 构】
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烽火通信科技股份有限公司
【出 处】
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中国集成电路
【发表日期】
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2015年11期
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