【摘 要】
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设计了一种高稳定性低功耗的自偏置锁相环,采用单电荷泵结构,并加入了快速启动电路,在不增加功耗的前提下,减小了环路的锁定时间。电路具有固定的阻尼因子,同时通过推导计算,
【基金项目】
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国家自然科学基金资助项目(NO.61471310).
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设计了一种高稳定性低功耗的自偏置锁相环,采用单电荷泵结构,并加入了快速启动电路,在不增加功耗的前提下,减小了环路的锁定时间。电路具有固定的阻尼因子,同时通过推导计算,确定了电路参数,使电路处于相位裕度最佳点附近,因此提高了锁相环(PLL)电路的稳定性。在SMIC40nmCMOS工艺模型下仿真,结果表明,该PLL电路工作频率范围为62.5~1500MHz,在500MHz输出频率的相位噪声为-97.56dBc@1MHz,1.1V电源供电下消耗功耗2.5mW。输出频率为500MHz时,锁定时间小于2μs。
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