论文部分内容阅读
【摘 要】数字下变频（Digital Down Converter，DDC）是无线数字接收机中的一项核心技术。本文阐述了一种应用于超短波测向接收机中的可编程窄带DDC链路设计与实现方案，通道数为七通道，每个通道支持8路DDC。本算法设计了一条包含可编程DDS、可编程CIC以及多级滤波器的级联链路，完成了将AD采集后的信号转化为下变频后的原始IQ数据这一信道化过程。
【关键词】数字下变频；CIC抽取滤波；FIR数字滤波；时分复用
近些年来，超短波测向技术在无线通信领域的地位和作用日益显著，超短波测向接收机数字部分在AD采集信号后的第一个核心环节即数字下变频（Digital Down Converter，DDC），所以多通道多信道可编程DDC技术为超短波测向提供预处理数据，为超短波测向系统奠定了基石[1]。DDC链路一般由混频模块、抽取滤波模块、窄带滤波模块以及截位模块组成，其中各个信道的混频频率与抽取倍数支持独立可配置，即可编程多路DDC。[2]DDC后的原始IQ数据质量将直接影响后续的测向质量，而DDC算法设计的优劣直接决定了原始IQ数据的质量，那么如何在有限的FPGA资源占用率下设计一条精度损失低、带内平坦度良好、带外抑制高、动态范围大且支持各路参数独立可配置的DDC链路则为本文研究的核心问题。
本算法设计了一条包含可配置DDS、可编程CIC以及多级滤波器的级联链路，完成了将AD采集后的信号转化为下变频后的原始IQ数据这一信道化过程，单通道算法链路如图 1所示：
图1为单通道DDC算法链路框图，七通道复用这一架构即可实现。
（一）混频模块设计
混频模块由DDS IP核与乘法器构成，经过AD采样后的信号与DDS产生的cos、sin信号相乘得到IQ两路数据，其中混频产生的高频成分可由后续的滤波器滤掉，只保留低频成分[3]。
为了节省FPGA资源，当AD采样率为102.4MHz时，我们选用204.8MHz的系统工作时钟，通过时分复用的工作模式即可使用1个双通道DDS完成IQ两路串行输出，从而降低FPGA的BRAM资源。本算法每个通道支持8路DDC，即每个通道消耗8个DDS IP核与8个乘法器。
为了保证DDC算法处理后的信号动态范围达到≥95dB，DDS的动态范围设置为96dB，频率精度设置为0.4Hz，布局优化方式选择最快速度优化方式。
（二）CIC抽取滤波模块设计
混频后的IQ两路数据分别输入到双通道可编程CIC，实现每路带宽可配置。为保证在CIC抽取滤波后带内平坦度在3dB以内，则CIC阶数选用5阶，差分延时选择1，抽取倍数默认设置为5倍且支持5倍至1280倍可配置以实现采样率20480ksps至80ksps。
CIC抽取滤波模块的工作时钟为204.8MHz，通过时分复用的方式选用1个CIC模块来串行处理IQ两路数据，进一步节省FPGA的DSP資源。本算法每个通道支持8路DDC，即每个通道消耗8个CIC IP核。
（三）FIR级联滤波模块设计
CIC抽取滤波后的IQ数据并行进入到FIR级联模块，其中第一级FIR在滤波后进行5倍抽取实现采样率4096ksps至16ksps，第二级FIR进一步减小阻带，在占用1片DSP的前提下提高性能。本算法每个通道支持8路DDC，由于IQ两路并行进入两个FIR级联模块，所以每个通道消耗16个FIR级联模块[4][5]。
第一级FIR设计为阶数72，通带1.6MHz，阻带2.45MHz，带内平坦度设置为1dB，带外抑制96dB，考虑到DSP的资源消耗，量化位宽选用17bit。第二级FIR设计为阶数96，通带1.6MHz，阻带1.7273MHz，带内平坦度设置为1dB，带外抑制96dB，考虑到DSP的资源消耗，量化位宽选用17bit。
本算法选用XC7K410T型号的FPGA实现，该FPGA包含254200个LUT，508400个REG，795个BRAM，1540个DSP，其资源总量远远大于上文评估的资源消耗，所以FPGA芯片选型可以支持上述算法的实现。
在FPGA上测试时，选用SMA-100B信号源输出76.8MHz单音信号，幅度为10dBm，任意选取一路配置中心频点为26.1MHz，带宽3.2MHz，则通过DDC算法后应该能够得到0.5MHz的单音信号。我们首先测试链路衰减是否正常，因为AD电平满刻度为12dBm，所以在信号源输出10dBm的单音信号时，16位AD采样得到的信号应为±28000左右，实测IQ路输出结果为28492，与理论计算相符。
之后我们调小信号幅度为-60dBm，频率76.8MHz不变，将在FPGA上的DDC算法模块输出结果导入MATLAB做FFT变换观测小信号时频谱是否正常，有无杂散，实验结果如图2所示。由于AD采样频率为102.4MHz，是过采样，所以经过DDC算法后得到0.5MHz单音且在中心频点右侧，频谱底噪正常，带内无杂散，证明DDC算法链路处理正确，性能优异。
本文提出了一种基于FPGA的多通道可编程DDC算法，并对该算法的链路架构、详细模块设计以及实验测试结果进行了详细的阐述。测试结果表明本DDC算法从时域上观测波形平滑无毛刺、链路衰减正常、IQ数据相位关系正确；从频域上观测频谱底噪正常无带内杂散、变频频点正确且支持各路独立可配置。综上所述，本DDC算法链路设计正确，频点带宽等参数各路独立可配置，最终在FPGA上的实现结果与理论推导相符合，频谱无异常，可以作为一组高质量的IQ数据输入到后端算法做进一步运算。
参考文献：
[1]程佩青.数字信号处理教程[M].北京：清华大学出版社，2015.
[2]罗琳.基于FPGA的数字下变频的研究与分析[D].西安电子科技大学，2013.
[3]张公礼.全数字接收机理论与技术[M].北京科学出版社，2005.
[4]刘树堂译.信号与系统[M].北京：北京电子工业出版社，2013.
[5]徐尚忠，何东健，万海军.基于FPGA的DDC中抽取滤波系统的设计[J].微计算机信息，2008（26）：132-133+70.
【关键词】数字下变频；CIC抽取滤波；FIR数字滤波；时分复用
一、引言
近些年来，超短波测向技术在无线通信领域的地位和作用日益显著，超短波测向接收机数字部分在AD采集信号后的第一个核心环节即数字下变频（Digital Down Converter，DDC），所以多通道多信道可编程DDC技术为超短波测向提供预处理数据，为超短波测向系统奠定了基石[1]。DDC链路一般由混频模块、抽取滤波模块、窄带滤波模块以及截位模块组成，其中各个信道的混频频率与抽取倍数支持独立可配置，即可编程多路DDC。[2]DDC后的原始IQ数据质量将直接影响后续的测向质量，而DDC算法设计的优劣直接决定了原始IQ数据的质量，那么如何在有限的FPGA资源占用率下设计一条精度损失低、带内平坦度良好、带外抑制高、动态范围大且支持各路参数独立可配置的DDC链路则为本文研究的核心问题。
二、链路设计
本算法设计了一条包含可配置DDS、可编程CIC以及多级滤波器的级联链路，完成了将AD采集后的信号转化为下变频后的原始IQ数据这一信道化过程，单通道算法链路如图 1所示：
图1为单通道DDC算法链路框图，七通道复用这一架构即可实现。
三、模块详细设计
（一）混频模块设计
混频模块由DDS IP核与乘法器构成，经过AD采样后的信号与DDS产生的cos、sin信号相乘得到IQ两路数据，其中混频产生的高频成分可由后续的滤波器滤掉，只保留低频成分[3]。
为了节省FPGA资源，当AD采样率为102.4MHz时，我们选用204.8MHz的系统工作时钟，通过时分复用的工作模式即可使用1个双通道DDS完成IQ两路串行输出，从而降低FPGA的BRAM资源。本算法每个通道支持8路DDC，即每个通道消耗8个DDS IP核与8个乘法器。
为了保证DDC算法处理后的信号动态范围达到≥95dB，DDS的动态范围设置为96dB，频率精度设置为0.4Hz，布局优化方式选择最快速度优化方式。
（二）CIC抽取滤波模块设计
混频后的IQ两路数据分别输入到双通道可编程CIC，实现每路带宽可配置。为保证在CIC抽取滤波后带内平坦度在3dB以内，则CIC阶数选用5阶，差分延时选择1，抽取倍数默认设置为5倍且支持5倍至1280倍可配置以实现采样率20480ksps至80ksps。
CIC抽取滤波模块的工作时钟为204.8MHz，通过时分复用的方式选用1个CIC模块来串行处理IQ两路数据，进一步节省FPGA的DSP資源。本算法每个通道支持8路DDC，即每个通道消耗8个CIC IP核。
（三）FIR级联滤波模块设计
CIC抽取滤波后的IQ数据并行进入到FIR级联模块，其中第一级FIR在滤波后进行5倍抽取实现采样率4096ksps至16ksps，第二级FIR进一步减小阻带，在占用1片DSP的前提下提高性能。本算法每个通道支持8路DDC，由于IQ两路并行进入两个FIR级联模块，所以每个通道消耗16个FIR级联模块[4][5]。
第一级FIR设计为阶数72，通带1.6MHz，阻带2.45MHz，带内平坦度设置为1dB，带外抑制96dB，考虑到DSP的资源消耗，量化位宽选用17bit。第二级FIR设计为阶数96，通带1.6MHz，阻带1.7273MHz，带内平坦度设置为1dB，带外抑制96dB，考虑到DSP的资源消耗，量化位宽选用17bit。
四、FPGA实现结果
本算法选用XC7K410T型号的FPGA实现，该FPGA包含254200个LUT，508400个REG，795个BRAM，1540个DSP，其资源总量远远大于上文评估的资源消耗，所以FPGA芯片选型可以支持上述算法的实现。
在FPGA上测试时，选用SMA-100B信号源输出76.8MHz单音信号，幅度为10dBm，任意选取一路配置中心频点为26.1MHz，带宽3.2MHz，则通过DDC算法后应该能够得到0.5MHz的单音信号。我们首先测试链路衰减是否正常，因为AD电平满刻度为12dBm，所以在信号源输出10dBm的单音信号时，16位AD采样得到的信号应为±28000左右，实测IQ路输出结果为28492，与理论计算相符。
之后我们调小信号幅度为-60dBm，频率76.8MHz不变，将在FPGA上的DDC算法模块输出结果导入MATLAB做FFT变换观测小信号时频谱是否正常，有无杂散，实验结果如图2所示。由于AD采样频率为102.4MHz，是过采样，所以经过DDC算法后得到0.5MHz单音且在中心频点右侧，频谱底噪正常，带内无杂散，证明DDC算法链路处理正确，性能优异。
五、结束语
本文提出了一种基于FPGA的多通道可编程DDC算法，并对该算法的链路架构、详细模块设计以及实验测试结果进行了详细的阐述。测试结果表明本DDC算法从时域上观测波形平滑无毛刺、链路衰减正常、IQ数据相位关系正确；从频域上观测频谱底噪正常无带内杂散、变频频点正确且支持各路独立可配置。综上所述，本DDC算法链路设计正确，频点带宽等参数各路独立可配置，最终在FPGA上的实现结果与理论推导相符合，频谱无异常，可以作为一组高质量的IQ数据输入到后端算法做进一步运算。
参考文献：
[1]程佩青.数字信号处理教程[M].北京：清华大学出版社，2015.
[2]罗琳.基于FPGA的数字下变频的研究与分析[D].西安电子科技大学，2013.
[3]张公礼.全数字接收机理论与技术[M].北京科学出版社，2005.
[4]刘树堂译.信号与系统[M].北京：北京电子工业出版社，2013.
[5]徐尚忠，何东健，万海军.基于FPGA的DDC中抽取滤波系统的设计[J].微计算机信息，2008（26）：132-133+70.