由于超大规模集成电路的应用深入到日常生活的各个领域,数字电路的可靠性显得尤为重要。而微电子技术的不断发展,工艺尺寸的持续降低,使集成电路对环境越来越敏感,由高能粒子引起的软错误不断增加。软错误严重威胁了电路的正常工作,降低了系统的可靠性。本论文以提高数字集成电路可靠性为出发点,针对软错误、容错设计、加固技术进行了研究,主要工作如下：1、介绍了影响电路可靠性的相关因素,掌握了软错误相关概念与本文相关的研究成果,对软错误的产生机理、传播特性和防护方法进行了详细分析。重点阐述了时序逻辑单元和组合逻辑单元的容忍软错误加固技术,并分析了各个方法的优缺点。深入学习了电路中软错误的表征与传播特性,在现有软错误率的计算方法基础上,建立了一种精确的软错误率计算模型。2、选择性加固是一种能够在有效的成本下很大降低电路软错误率,使可靠性-开销达到折中的软错误免疫方法,但现有方法通常会带来较大的时序和面积开销。为此引入电路路径划分的思想,提出了在电路时序松弛路径来加固电路的方案。该方案在不降低电路性能且面积开销很小的情况下,达到电路容错性能的最大提高。针对可靠性、性能和面积开销,提出了综合评价指标RAPP,本方案在加固30%、50%、70%和90%时,和相关文献相比,RAPP值都是最小的,达到了三者的最佳折中。3、针对一些高可靠性应用领域,如军事、航空航天、生物工程以及医药等高端技术领域,要求系统有更高的可靠性,为此提出一种时序优先的电路容错混合加固方案。该方案使用两阶段加固策略,综合运用触发器替换和复制门法。第1阶段,基于时序优先的原则,在电路时序松弛的路径上使用高可靠性时空冗余触发器(HiPer-DFF)来加固电路；第2阶段,在时序紧张的路径使用复制门法进行加固。和传统方案相比,该方案既有效屏蔽单粒子瞬态(SET)和单粒子翻转(SEU),又减少了面积开销。ISCAS’89电路在45nm工艺下的实验表明,平均面积开销为36.84%,电路平均软错误率能降低99%以上。