基于压缩感知的信号处理技术无需遵循奈奎斯特采样定理,能有效减少传输的数据量进而降低设备的能耗,适用于需要处理大规模数据但资源极度受限的场景。例如在物联网的传感器网络节点中,由微小电池供电的设备难以处理和传输不断增长的庞大数据量。压缩感知的出现提供了新的解决方案,因此受到了广泛的关注和研究。然而,经过压缩的信号在重构过程中会损失部分精度,为了提升恢复效果,需要使用适宜的测量和重构方法,性能良好的测量端编码器和重构端解码器通常会消耗更多的功率且实现复杂度较高。因此,亟需一类兼备低功耗与高性能的编解码器,而现有的研究中,编解码器的实现方法仍然存在以下不足:在测量端,亟需一类适应性强且功耗低的编码器。随机矩阵能用于大部分信号压缩,但是实现复杂度高,而稀疏二元矩阵虽然构造简单,因其确定性难以保证与任何字典具有良好的不相干性,应用范围有限。在重构端,缺乏高性能和低复杂度兼备的解码器。目前多作于解码器使用的重构算法是OMP算法,虽然OMP算法实现简单,但是它无法利用全局信息,难以得到最优解。凸优化类算法有较好的重构性能,但是其计算复杂度高,不适用于资源受限的场景。为解决上述在压缩感知测量和重构中存在的问题,本文对编解码器的硬件实现开展了进一步研究,主要的研究内容与贡献包括:（1）在确定性稀疏二元矩阵的基础上,提出了一种随机置乱的方法SRSD,结合了二元矩阵实现简单和随机矩阵适用性强的优点,仅付出少量的硬件开销,提高确定性稀疏二元矩阵的感知能力。经过实验对比验证,提出的矩阵在BP算法和OMP算法下的重构性能都要优于高斯随机矩阵和一类确定二元矩阵,并且在相同的重构性能下,SRSD矩阵消耗的功耗仅为确定二元矩阵的25%。（2）对一类加权（?）1最小化算法进行了理论分析和验证,并根据其网络拓扑结构和算法流程,提出了基于FPGA的硬件实现方案。相比于实现OMP算法的解码器,提出的设计兼备资源和速度的优势,不仅在重构性能上优于OMP算法,资源消耗相近时,信号重构速度也更快。