随着5G通信技术的不断发展,多种移动通信标准也在快速更新,移动设备对基带处理的数据吞吐量、可靠性、灵活性的需求也越来越高。5G基站需要在满足低功耗和面积的限制条件下,完成高吞吐量的数据处理工作,还需要灵活支持多种协议,这使多模前向纠错处理器的研究有重要意义。以目前已有的研究成果QASIP为基础展开研究,主要实现了以下创新和拓展:一、研究了5G NR标准下的PUSCH信道编码标准,为原设计加入了满足5G标准的2个基图、8个索引值、各51个扩展因子的LDPC译码功能,使提出的前向纠错处理器设计能够兼容WIFI、3GPP-LTE、5G NR等主流通信标准;二、本研究采用专用处理器（Application Specific Instruction-set Processor,ASIP）的设计方法学,单指令多数据流（Single Instruction Multiple Data,SIMD）架构,拓展了本研究的并行度,使其拥有高达48个软输入软输出（Soft Input Soft Output,SISO）运算通路,同时本文研究了消除运算通路中的RAW冲突问题,使译码器获得了高吞吐量,适应更多的通信场景;三、原设计由于SRAM无法进行Pipeline分解,所以采用倍频设计来解决读写相关冲突的问题,但是倍频设计对系统时钟频率。本文通过对内存子系统的研究和重设计,替换了原设计中的内存倍频需求,性能达到了原设计的二倍以上。最后,与QC-LDPC解码吞吐量最高533Mbps（12个SISO并行运行在200MHz内存时钟频率为400MHz）的TASIP设计相比,我们的设计实现了当系统频率为400MHz时（内存时钟频率也是400MHz）,5293.78 Mbps的最大QC-LDPC解码吞吐量（并行48个SISO）。通过进一步的电路优化,系统时钟上限提升至1.1GHz。我们最终为WLAN提供了高达1.95G的吞吐量,为WiMAX提供了2.93G的吞吐量,为5G NR提供了11.65Gbps的吞吐量。满足了5G小基站、WiFi6的前沿需求。最后,通过使用28nm SMIC CMOS cell library的逻辑综合,对该设计进行物理验证,核心面积为0.86mm~2,报告逻辑门数为1716K。我们开发了处理器模拟器、配置器、汇编器、以及硬件RTL代码等,并使用Modelsim进行了功能验证,使用Design Compiler和Innovus进行了处理器的物理验证。