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随着人工智能应用技术的快速发展,中央处理器和存储电路之间大量的数据传输被公认为目前传统的冯诺依曼计算机体系架构中最大的瓶颈。深度神经网络作为目前在人工智能领域中应用于图像识别的最成功的算法之一,它需要对输入数据和权重数据做大量的乘法和加法运算(Multiplication and Accumulation,MAC)。存内计算(Computing-in-Memory,CIM)电路不仅可以支持存储器电路所具有的一般读写操作,而且可以执行多种运算操作,因而可以大大减少数据的搬移量,从而进一步提高系统的能耗效率。新型存储器及存内计算电路在高能效人工智能处理器、物联网终端设备、智能家居和智慧城市系统中有着广泛的应用前景,值得不断地深入研究。本文首先就存内计算电路的发展由来和典型架构进行了梳理分析,主要包含存储器电路的分类和一般读写操作,冯诺依曼架构的瓶颈分析,深度神经网络算法的概述,以及早期存内计算研究工作的优缺点。然后本文针对高能效存内计算电路设计中的挑战,提出了基于分裂式字线6T静态随机存储单元(dual split control,DSC6T)和双生8T静态随机存储单元(Twin 8T SRAM,T8T),以及局部计算单元(Local Computing Cell,LCC)的三种高能效存内计算电路设计方案。在基于分裂式字线6T静态随机存储单元(dual split control,DSC6T)的单比特存内计算芯片设计中,主要创新点包含:(1)设计了一种用于两种单比特神经网络的基于DSC6T的存内计算电路。(2)引入了一种非对称字线选择机制来减少系统的能量消耗。(3)提出了一种动态输入感知的参考电压产生电路来适配不同的单比特神经网络。在基于双生8T静态随机存储单元(Twin 8T SRAM,T8T)的存内计算设计中,主要创新点包含:(1)设计了一种新型的紧凑型双生8晶体管的静态随机存储计算单元。(2)引入了一种奇偶双通道输入数据匹配机制来扩展系统的数据吞吐量。(3)提出了一种基于2补数的权重数据匹配机制来减少面积消耗。(4)提出了适应于不同权重核大小的可重构全局-局部参考电压产生电路。在基于局部计算单元(Local Computing Cell,LCC)存内计算设计中,主要创新点包含:(1)提出了一种支持多比特运算的分比特权重MAC操作。(2)设计了一款抗工艺参数变化的局部计算单元。(3)提出了一种软硬件结合的低MAC读取优先的多比特读取电路。在以上设计基础工作上,分别通过65nm,55nm和28nm CMOS工艺进行了流片和测试来验证三款存内计算电路设计中的创新思路。基于DSC6T的存内计算设计可以支持两种单比特神经网络中的全连接层操作,同时可以获得高达55.8TOPS/W的能耗效率。基于T8T的存内计算设计可以支持1比特,2比特和4比特的输入,1比特,2比特和5比特的权重,以及最高达7比特的MAC输出,同时该款设计可以实现37.5-45.36 TOPS/W的能效指标。基于LCC的存内计算设计可以支持高达8比特的MAC运算,可以实现4.1ns到8.4ns的运算延时,11.5到68.4TOPS/W的能效指标。