随着大规模集成电路(VLSI)系统的高速发展,人们对数字集成系统的需求也在不断提高,在一块硅片上总是希望可以实现更多的逻辑功能,可编程逻辑门陈列(FPGA)技术已经逐渐变为主要的集成电路设计。但在FPGA设计的开发中,知识产权芯核(Intellectual Property)的复用问题已成为各大半导体公司降低产品风险和缩短设计周期的重要关注。因此,在芯核复用技术中的知识产权保护问题,已成为研究机构和众多半导体公司共同关注的重点。数字芯核可复用技术是缩短芯片设计周期和降低芯片设计成本的关键,然而这种技术在芯核知识产权保护的实际应用中往往容易受到非法攻击者的攻击威胁。考虑到设计和开发一个新的FPGA芯核电路需要耗费大量的时间和精力,在芯核复用过程中,芯核的所有者总是不希望设计被非法盗用。因此,FPGA芯核水印技术作为一种有效的版权保护手段已成为目前研究的热点。本文首先提出一种基于比特流文件的鲁棒芯核水印算法,该算法主要通过伪随机序列来确定水印信息嵌入空闲查找表(LUT)的位置;然后,利用比特流文件中LUT的信息表来分散的隐藏不同的水印信息;当水印信息需要进行提取时,可以利用FPGA可重构的特点,将水印信息依次从FPGA的LUT位置中重构提取出来。从Virtex XCV600-6bg432平台上的验证结果表明,在保证整个芯核水印电路逻辑功能不受影响的前提下,本文方法相比于对比文献的方法具有鲁棒性较强以及资源开销低的优点。接着本文提出一种在FPGA设计中的网表结构嵌入水印的方法,通过限制逻辑表的动态寻址的一部分,从而释放查找表(LUT)用于插入水印信息的空间。这样可以紧紧的将水印信息和逻辑功能整合在一起,防止简单地删除标记对知识产权的损害。将承载有逻辑功能的LUT转换为基于LUT的移位寄存器(Shift Register)的方法预防水印信息被优化工具移除,以此来提高嵌入水印的鲁棒性。利用这种方法,将水印嵌入完全透明的开发环境,同时可以从FPGA的比特文件中提取水印。该方法在基于FPGA的Xilinx Virtex-ⅡI环境下进行了实验测试。实验结果显示,该方法在资源开销方面花销依然很低,同时具有更好的抗移除攻击性能。